Устройство для суммирования и вычитания чисел

2447I2

ОПИСАН И Е

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскик

Соцналистическик

Республик

Зависимое от авт. свидетельства №

Ел. 42m> 7j50

Заявлено 26.1.1968 (№ 1212949/18-24) с присоединением заявки №. i,llK 6 061

УДК 681.325.55 (088.8) Приоритет

Опубликовано 28,V.!969. Бюллетень ¹ 18

Дата опубликования описания 22.Х.1969

Комитет по делам изобретений и открытий при Совете MMHHGTpOB

СССР

Автор изобретения

А. К. Денисов

Заявитель

УСТРОЙСТВО ДЛЯ СУММИРОВАНИЯ И ВЫЧИТАНИЯ ЧИСЕЛ

Предлагаемое устройство относится к области вычислительной техники и может быть использовано в универсальных вычислительных машинах.

Известны устройства для суммирования и вычитания чисел, комбинационного тирана со сквозным распространением переноса и заемов, состоящие из суммирующе-вычитающих разрядов, содержащих полусумматор частичной су.ммы, полусумматор разрядной суммыразности, логический узел и коммутатор.

В известных суммирующих-вычитающих устройствах наблюдается повьсшенный расход элементов, в частности транзисторов, изза необходимости формирования в каждом разряде не только прямых кодов частичной суммы S, переноса Р и заемов Z", Z-"", но и их о|братных кодов S, Р, Z, Z .

Предлагаемое устройство отличается тем, что оно выполнено в виде двух последовательно чередующихся суммирующе-вычитающих разрядов, в одном из которых шины прямых кодов первого и второго чисел соединены с первыми и вторыми входами логического узла и полусумматора частичной суммы, имеющего только один выход, подсоединенный к первому входу полусумматора разрядной суммы-разности. Шины обратных кодов пер:вого и .второго чисел соединены с третьими и четвертыми входами 1полусумматора частичной суммы и логического узла. Во втором разряде шина обратного кода первого числа соединена с первыми входами полусумматора частичной суммы и логического узла, шина обратного кода второго числа соединена с четвертым входом полусумматора частичной суммы и вторым входом логического узла.

Шина прямого кода первого числа соединена

10 с третьими входами полусумматора частичной суммы и логического узла, шина прямого кода второго числа соединена со .вторым,входом полусумматора частичной суммы и четвертым входом логического узла, второй

15 вход полусумматора разрядной суммы-разности соединен с единственным выходом коммутатора.

Это повышает быстродействие и надежность устройства.

На чертеже изображена блок-схема предлагаемого устройства на два разряда (r,-тый и (i + 1)-й).

В состав суммирующе-вычитающего устройства входят суммирующе-вычитающий разряд 1 .первого вида, суммирующе-вычитающий разряд 2 второго вида, полусумматор

8 разрядной суммы-разности, полусумматор

4 частичной суммы, логический узел 5, коммутатор б, разрядные .шины 7, управляющие

30 шины 8.

244712

Et = — SC;+ St+ Ct.

$,= х,у,+ х,у,.

Суммирующе-.вычитающее устройство выполнено из чередующихся между собой суммирующе-вычитающих разрядов первого и второго вида, общее количество которых равно и.

В каждом суммирующе-.вычитающем разряде управляющие входы коммутатора б соединены с управляющими шинами 8. Выходы переноса и заемов логического узла 5 младшего разряда соединены со входами переноса и заемов логического узла и коммутатора .последующего, более старейшего разряда; выходы коммутатора и полусумматора 4 частичной суммы соединены с различными входами полусумматора 8 разрядной суммыразности.

В суммирующе-вычитающем разряде 1 первого вида, например в t-том, )шины прямых кодов -тых разрядов первого и второго чисел соединены с, перовыми и вторыми входами полусумматора частичной суммы и логического узла 5 соовветственно; шины обратных, колов t-тых разрядов первого и второго чисел соединены с третьими и четвертыми входами полусумматора частичной суммы и логического узла соответственно. В суммирующе-вычитающем разряде второго вида, например в (i+1)-м разряде, шина обратного кода (+ 1)-го разряда первого числа соединена с первыми входами,полусумматора

4 и логического узла 5, шина обратного кода (i + 1)-ro разряда второго числа соединена с чепвертым вхолом,полусумматора частичной суммы 4 и вторым входом логического узла

5, шина прямого кода (i + 1)-го разряда первого числа соединена с третьими входами полусумматора 4 частичной суммы и логического узла, шина прямого кода (i + 1)-.го разряда второго числа соединена со вторым входом полусумматора частичной суммы 4 и четвертым входом логического узла 5.

Предлагаемое суммирующе-вычитающее устройство работает следующим образом.

В суммирующе-вычитающем разряде первого вида, например в -том разряде, из поступающих по разрядным шинам 7 на вход полусумматора 4 частичной суммы, прямых и обратных кодов t-тых разрядов двух чисел х;, у;, х,, у; в полусумматоре 4 формируется прямой код частичной суммы St,данных разрядов этих чисел в соответствии с выра»кением:

Этот сигнал подается на один из входов полусумматора 8 разрядной суммы. На другой день .вход полусумматора 8 с выхода коммутатора б подается сигнал С,, который формируется в коммутаторе из сигналов

Pt » Ж l, Л" l. под )воздействием управляющих сигналов С„, В4ху, В4ух, поступаю20

40 щих с упра)вляющих шин 8, в соответствии с выражением:

C; — Pt lCм + z(1Вьху + z (lB4ух.

Смысл этого выражения заключается в том, что при наличии одного из управляющих сигналов, определяемого производимой арифметической о перацией — сложением или .вычитанием и соотношением чисел по абсолютной величине, на выходе коммутатора б появляется сигнал С, равный либо прямому коду переноса Рг» либо одному из прямых колов заемов Z; » Zt » поступающих из

Х»»Х соседнего, младшего (i — 1)-го разряда.

Полусумматор разрядной суммы-разности из гоступающих на его входы прямого кода частичной суммы S, и сигнала с выхода коммутатора б С;, являющегося прямым .колом одного из сигнало)в или переноса Ps l или одного из заемов Z;: z, Z; 1 в зависимости от производимой ари фметической опера ции— сложения или вычитания, формирует сигнал который является либо прямым кодом разрядной суммы, либо прямым кодом разрядной разности i-тых разрядов двух чисел с учетом переноса или заемов из младшего (i — 1)-го разряда, в соответствии с выражением:

Из прямых и обратных ходов i-тых разрядов обоих чисел х,, у;, х;, у;, поступающих на )входы логического узла 5 с разрядных шин 7, и обратных кодов переноса Pt 1 и заемов Zt » Zt » .поступающих из младшел» »х

ro (i — 1) -го разряда, логическим узлом 5 формируются прямые коды переноса Р и заемов Zt», Z»t в соответствии с выражениями:

Р; =хд+Х,Р I+ gtPt 1)

Zt — xtglt + х„.Х1 1+ уД

Z = х у; + х,7 " l + у, Z<»

С соответствующих:выходов логического узла 5 прямые коды переноса Р, и заемов

Zi», ЛГ передаются в )последующий, более старший, (+ 1)-й разряд.

В (+ 1) -м разряде, являющемся суммирующе-вычитающим разрядом 2 второго вида, из прямых и обратных кодов (i + 1)-х разря,дов двух чисел xt+ l»» х)-. l, gt<» поступающих на вход полусумматора 4 частичной суммы по разрядным шинам 7, в полусумматоре 4 формируется обратный код частичной суммы St,|данны,х разрялов этих чисел в соответствии с выражением:

St.t1 х)-)1gtql+ хi., lgt tl.

244712

Этот сигнал подастся на олин из .входов,полусумматора 3 разрядной суммы, На другой

rlo 7> cyi1i1a7 opa 3 с в ixoga коммутатора б подается сигнал Ci+1, который формиху руется,в ком мутаторе из сигналов Р;, Zi, Л пол воздействием управляющих сигналов С„В.;.гу, В ух, поступающих с управляющих IIIIIÄI 8, з соответствии с выражением:

Ci.1 — Р1C, + Л,"-УВ,ХУ+ ДхВ,УХ.

Смысл этого выражения заключается в том, что при наличии одного из управляющих сигналов, определяемого производимой арифметической операцией — слохкением или .вычитанием — и соотношением чисел по абсолютной величине, на выходе коммутатора б существует сигнал Ci 1 равный либо обратному .коду переноса Р;, либо обратному колу одного из заемов Л, Zi, поступаюху У щих из соседнего, младшего 1-того разряда.

Полусумматор 8 разрядной суммы-разности из поступающих на его входы обратного кода частичной суммы Si. i и сигнала с выхода коммутатора 6 С; 1, являющегося либо обратным колом переноса Р„либо обратным кодом одного из заемов Ж,ZI, в зависимости от производимой арифметической операции — слохкения или вычитания,,формирует сигнал .1, который является или прямым кодом разрядной суммы, или прямым кодом разрядной разности (i + 1) -х разрядов двух чисел с учетом переноса или заемов из младшего i-того разряда, в соответствии с выражением:

1- 1,1 = SI,.Ñ, + а+1 + Ci+i, логическое значение которого эквивалентно выра кению (1).

Из поступающих с разрядных шин 7 на вхо: ы логического узла 5;прямых хи обратных кодов (i+ 1) -х разрядов обоих чисел у 1, х. i, gi- i и прямых кодов переноса Р; и заемов Ж, Zi из младшего 1 -того разряда логическим узлом 5 формируются об l У ратные коды переноса % i 1 и заемов А,1 .в соотвoòñòaèè с выраукениями:

Ух

Р1.1:

У У У. !/Л !!Х 1(х 1- 1 — Х 14 1Д1 1 + Х1 — 1 х 1 + Дг -I 1 1

С соответствующих выходов логического узла 5 обратные коды переноса Р; 1 и заеху ух мов Z;+i, Z ..1 передаются в последующий, более старший (i + 2) -й разряд.

Такая последовательность чередования суммирующе-вычитающих разрядов первого и второго видов, пде IB разрядах первого вида полусумматором 3 разрядной суммы и логичсским узлом 5 формируются прямые коды частичной суммы, .переноса и заемов соответс1венно, а в разрядах второго вида аналогичными узлами формируются обратные колы частичной суммы, переноса и заемов, сохраняется .во всех разрядах суммирующего устройства.

Предмет изобретения

Устройство для суммирования и вычитания чисел комбинационного типа со сквозным распространением лереноса и заемов, состоящее из суммирующе-вычитаю1цих разрядов, 25 содержащих полусумматор частичной суммы, полусумматор разрядной суммы-разности, логический узел и коммутатор, отличающееся тем, что, с целью сокращения элементов, повышения быстролействия и надежности, оно

30 выполнено в виде двух последовательно черслуюшихся суммирующе-вычитающих разрядов, в одном из которых шины прямых колов первого и второго чисел соединены с первыми и вторыми входами логического узла ч

35 полусумматора частичной суммы, имеющего только олин выход, .подсоединенный к первому входу полусумматора разрядной суммыразности. а шины обратных колов lliopBOI и второго чисел — с третьими и четвертыми

40 вхолами полусумматоpà частичной суммы и логического узла, а во втором шина обратного кола первого числа соединена с первыми входами полусумматора частичной суммы и

:7ol7I÷åñêoão узла, шина обратного кола вто45 рого числа соелинсна с четвертым входом полусумматора частичной суммы и вторым входом логического узла, шина прямого кода первого числа соединена с третьими входами полусумматора частичной суммы и логичес50 кого узла, шина прямого кода второго числа соединена со вторым входом полусумматора частич.1ой суммы и четвертым входом логического узла, второй вход полусумматора разрядной суммы-разности соединен с един55 ственным выхолом коммутатора.

244712

Составитель М, Аршавский

Редактор Б. С. Нанкина Техред Л. Я. Левина Корректор Т. П. Лаврухина

Заказ 2584/10 Тираж 480 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Центр, пр. Серова, д. 4

Типография, пр. Сапунова, 2

Tg q Ф/ (ii уИ т

i (J- u разрЫ

ФУ, ;y;

Cpf ф. я 8

Bq ы