Одноразрядный сумматор на моп транзисторах

 

Изобретение относится к вычислительной технике и может быть использовано при проектировании вычислительных узлов в составе специализированных БИС на основе МОП транзисторов. Одноразрядный сумматор на МОП транзисторах имеет в своем составе два нагрузочных транзистора и шесть функциональных транзисторов. В него дополнительно введены седьмой функциональный и третий нагрузочный транзисторы. За счет введения дополнительных элементов и соответствующих связей упростился алгоритм формирования выходного переноса и вследствие этого на один функциональный транзистор сократились аппаратные затраты при реализации одноразрядного сумматора на МОП транзисторах. Технический результат изобретения заключается в упрощении генерации сигнала выходного переноса, уменьшении выходной емкости, длительности переходных процессов на выходе суммы. 1 ил.

Изобретение относится к вычислительной технике и может быть использовано при проектировании вычислительных узлов в составе специализированых БИС на основе МОП транзисторов.

Известен одноразрядный сумматор на МОП транзисторах, состоящий из восьми функциональных и четырех нагрузочных транзисторов (А.с. СССР N 1357945, МКВ G 06 F 7/50, 1987, бюл. N 45). Реализация данного одноразрядного сумматора требует значительных аппаратных затрат.

Известен одноразрядный сумматор на МОП транзисторах, состоящий из шести функциональных, трех нагрузочных транзисторов и одного диода (А.с. СССР N 1432505, МКВ G 06 F 7/50, 1988, бюл. N 39). В данном одноразрядном сумматоре, если на входах операндов установлены сигналы разных уровней, а на входе переноса присутствует сигнал низкого уровня, на выходе переноса формируется значение логического нуля, равное прямому падению напряжения на диоде. Также необходимо отметить, что для формирования сигнала выходного переноса выход суммы соединен с затвором одного внутреннего функционального транзистора. Данное соединение увеличивает выходную емкость и соответственно длительность переходных процессов на выходе суммы. Эти особенности построения известного одноразрядного сумматора на МОП транзисторах снижают быстродействие и помехоустойчивость функционирования последующих каскадов БИС и ограничивают область применения данного схемного решения.

Наиболее близким к предлагаемому является известный одноразрядный сумматор на МОП транзисторах, имеющий в своем составе два нагрузочных транзистора и шесть функциональных транзисторов, входы первого и второго операндов, вход переноса и выходы суммы и переноса, причем стоки первого и второго функциональных транзисторов соединены между собой и присоединены к истокам третьего функционального и первого нагрузочного транзисторов и к затворам четвертого и пятого функциональных транзисторов, исток первого функционального транзистора соединен с затвором второго функционального транзистора и присоединен ко входу первого операнда, исток второго функционального транзистора соединен с затвором первого функционального транзистора и истоком пятого функционального транзистора и присоединен ко входу второго операнда, затвор третьего функционального транзистора соединен с истоками четвертого и шестого функциональных транзисторов и присоединен ко входу переноса, стоки третьего и четвертого функциональных транзисторов соединены между собой и присоединены к истоку второго нагрузочного транзистора и к выходу суммы, стоки пятого и шестого функциональных транзисторов соединены между собой и присоединены к выходу переноса, при этом затворы и стоки первого и второго нагрузочных транзисторов соединены с шиной питания (А. с. СССР N 1441387, МКВ G 06 F 7/50, 1988, бюл. N 46).

Дополнительно в составе известного одноразрядного сумматора на МОП транзисторах для формирования выходного переноса использованы два функциональных и один нагрузочный транзисторы и соответственно общие аппаратные затраты его реализации составляют восемь функциональных и три нагрузочных транзистора. А также, для формирования сигнала выходного переноса выход суммы соединен с затвором шестого функционального транзистора, что увеличивает выходную емкость и соответственно длительность переходных процессов на данном выходе. Эти особенности построения известного одноразрядного сумматора на МОП транзисторах снижают его быстродействие и ограничивают область применения данного схемного решения.

В основу изобретения поставлено задание разработать одноразрядный сумматор на МОП транзисторах, в котором новые элементы и соответствующие связи упростили бы генерацию сигнала выходного переноса и за счет этого уменьшили бы аппаратные затраты реализации устройства.

Поставленное задание достигается тем, что в одноразрядном сумматоре на МОП транзисторах, имеющем в своем составе два нагрузочных транзистора и шесть функциональных транзисторов, входы первого и второго операндов, вход переноса и выходы суммы и переноса, причем стоки первого и второго функциональных транзисторов соединены между собой и присоединены к истокам третьего функционального и первого нагрузочного транзисторов и к затворам четвертого и пятого функциональных транзисторов, исток первого функционального транзистора соединен с затвором второго функционального транзистора и присоединен ко входу первого операнда, исток второго функционального транзистора соединен с затвором первого функционального транзистора и истоком пятого функционального транзистора и присоединен ко входу второго операнда, затвор третьего функционального транзистора соединен с истоками четвертого и шестого функциональных транзисторов и присоединен ко входу переноса, стоки третьего и четвертого функциональных транзисторов соединены между собой и присоединены к истоку второго нагрузочного транзистора и к выходу суммы, стоки пятого и шестого функциональных транзисторов соединены между собой и присоединены к выходу переноса, при этом затворы и стоки первого и второго нагрузочных транзисторов соединены с шиной питания, согласно изобретению дополнительно введены седьмой функциональный и третий нагрузочный транзисторы, причем затвор пятого функционального транзистора соединен с затвором седьмого функционального транзистора, сток которого соединен с истоком третьего нагрузочного транзистора и затвором шестого функционального транзистора, при этом исток седьмого функционального транзистора соединен с общей шиной, а затвор и сток третьего нагрузочного транзистора присоединены к шине питания.

Введение новых элементов и соответствующих взаимосвязей уменьшило общие аппаратные затраты реализации одноразрядного сумматора на МОП транзисторах на один функциональный транзистор по сравнению с известным устройством за счет упрощения алгоритма формирования значения выходного переноса: если уровни сигналов входных операндов одинаковые, то значение выходного переноса совпадает со значением одного из операндов, в другом случае выходной перенос равен входному.

На чертеже представлена принципиальная электрическая схема предложенного одноразрядного сумматора на МОП транзисторах.

Одноразрядный сумматор на МОП транзисторах имеет в своем составе семь функциональных 1...7 и три нагрузочных 8...10 транзисторов, входы первого 11 и второго 12 операндов, вход переноса 13 и выходы суммы 14 и переноса 15, причем стоки первого 1 и второго 2 функциональных транзисторов соединены между собой и присоединены к истоку третьего функционального транзистора 3, к затворам четвертого 4, пятого 5 и седьмого 7 функциональных транзисторов и к истоку первого нагрузочного транзистора 8, исток первого функционального транзистора 1 соединен с затвором второго функционального транзистора 2 и присоединен ко входу первого операнда 11, исток второго функционального транзистора 2 соединен с затвором первого функционального транзистора 1 и истоком пятого функционального транзистора 5 и присоединен ко входу второго операнда 12, затвор третьего функционального транзистора 3 соединен с истоками четвертого 4 и шестого 6 функциональных транзисторов и присоединен ко входу переноса 13, стоки третьего 3 и четвертого 4 функциональных транзисторов соединены между собой и присоединены к истоку второго нагрузочного транзистора 9 и к выходу суммы 14, стоки пятого 5 и шестого 6 функциональных транзисторов соединены между собой и присоединены к выходу переноса 15, затвор шестого функционального транзистора 6 соединен со стоком седьмого функционального транзистора 7 и истоком третьего нагрузочного транзистора 10, при этом исток седьмого функционального транзистора 7 соединен с общей шиной, а затворы и стоки нагрузочных транзисторов 8...10 соединены с шиной питания.

Транзисторы 1, 2 и 8 формируют элемент равнозначности, то есть на объединенных стоках транзисторов 1 и 2 и истоке транзистора 8 установится высокий потенциал, если на входы первого 11 и второго 12 операндов подать сигналы одинаковых уровней, или низкий потенциал, если на данных входах присутствуют сигналы разных уровней. Например, если на входы первого 11 и второго 12 операндов поданы сигналы низкого уровня, то транзисторы 1 и 2 будут закрыты и на истоке транзистора 8 установится высокий потенциал шины питания. При сигналах высокого уровня на входах первого 11 и второго 12 операндов транзисторы 1 и 2 будут открыты, но на их объединенных стоках сохранится высокий потенциал шины питания, так как на их истоках присутствуют также высокие потенциалы входных сигналов. Если же на входах первого 11 и второго 12 операндов установлены сигналы разных уровней, то один из транзисторов 1 или 2 откроется присутствующим на его затворе высоким потенциалом сигнала с соответствующего входа второго 12 или первого 11 операнда и передаст на свой исток низкий потенциал сигнала, установленного на другом входе первого 11 или второго 12 операнда. При этом второй транзистор 2 или 1, на истоке которого установлен высокий уровень сигнала со входа второго 12 или первого 11 операнда, будет закрыт присутствующим на его затворе низким потенциалом сигнала с входа первого 11 или второго 12 операнда.

Транзисторы 3, 4 и 9, аналогично рассмотренным выше транзисторам 1, 2 и 8, также образуют элемент равнозначности, который на основе значений сигнала, поступающего на вход переноса 13, и сигнала, который устанавливается на объединенных стоках транзисторов 1 и 2 и истоке транзистора 8, формирует сигнал, поступающий на выход суммы 14, то есть где - операция сложения по модулю два; A, B и P₀ - значения операндов и входного переноса; S - выходное значение суммы.

Сигнал, сформированный на объединенных стоках транзисторов 1 и 2 и истоке транзистора 8, также поступает на затворы транзисторов 5 и 7. При этом транзисторы 7 и 10 образуют инвертирующий вентиль, то есть, если на затвор транзистора 7 поступает сигнал высокого уровня, который его открывает, то на его стоке устанавливается низкий потенциал общей шины. В другом случае, если на затвор транзистора 7 подан сигнал низкого уровня, который его закрывает, то на истоке транзистора 10 установится высокий потенциал шины питания. Таким образом, на затвор транзистора 6 с объединенных стока транзистора 7 и истока транзистора 10 подается сигнал, инверсный сигналу, поступающему на затвор транзистора 5.

Если сигнал, который формируется на объединенных стоках транзисторов 1 и 2 и истоке транзистора 8, имеет высокий уровень, то транзистор 5 откроется и передаст на свой сток потенциал сигнала со входа второго операнда 12, при этом транзистор 6 будет закрыт низким потенциалом общей шины, поступающим со стока также открытого транзистора 7. В другом случае, если на затворы транзисторов 5 и 7 поступает закрывающий их сигнал низкого уровня, то транзистор 6 откроется высоким потенциалом, устанавливающимся на истоке транзистора 10, и передаст на свой сток потенциал сигнала со входа переноса 13. Сигнал, сформированный таким способом на объединенных стоках транзисторов 5 и 6, поступает на выход переноса 15. Формирование выходного переноса P_n описывается следующим выражением: Таким образом, за счет введения дополнительных элементов и соответствующих связей упростился алгоритм формирования выходного переноса и вследствие этого на один функциональный транзистор по сравнению с известным устройством сократились аппаратные затраты реализации одноразрядного сумматора на МОП транзисторах, которые составляют семь функциональных и три нагрузочных транзистора, а также уменьшена выходная емкость и соответственно длительность переходных процессов на выходе суммы. Необходимо отметить, что в предложенном одноразрядном сумматоре на МОП транзисторах нагрузочные транзисторы включены как нелинейная нагрузка, что обеспечивает максимальную простоту их изготовления при минимальном числе внешних выводов. Без изменения внутренних взаимосвязей для улучшения электрических параметров схемы могут быть использованы и другие варианты исполнения нагрузочных транзисторов (Л. Н. Преснухин, Н.В.Воробьев, А.А.Шишкевич. Расчет элементов цифровых устройств. - М.: Высшая школа, 1991, - с. 158, рис. 3.39 а-г).

Формула изобретения

Одноразрядный сумматор на МОП транзисторах, имеющий в своем составе два нагрузочных транзистора и шесть функциональных транзисторов, входы первого и второго операндов, вход переноса и выходы суммы и переноса, причем стоки первого и второго функциональных транзисторов соединены между собой и присоединены к истокам третьего функционального и первого нагрузочного транзисторов и к затворам четвертого и пятого функциональных транзисторов, исток первого функционального транзистора соединен с затвором второго функционального транзистора и присоединен ко входу первого операнда, исток второго функционального транзистора соединен с затвором первого функционального транзистора и истоком пятого функционального транзистора и присоединен ко входу второго операнда, затвор третьего функционального транзистора соединен с истоками четвертого и шестого функциональных транзисторов и присоединен ко входу переноса, стоки третьего и четвертого функциональных транзисторов соединены между собой и присоединены к истоку второго нагрузочного транзистора и к выходу суммы, стоки пятого и шестого функциональных транзисторов соединены между собой и присоединены к выходу переноса, при этом затворы и стоки первого и второго нагрузочных транзисторов соединены с шиной питания, отличающийся тем, что дополнительно имеет седьмой функциональный и третий нагрузочный транзисторы, причем затвор пятого функционального транзистора соединен с затвором седьмого функционального транзистора, сток которого соединен с истоком третьего нагрузочного транзистора и затвором шестого функционального транзистора, при этом исток седьмого функционального транзистора соединен с общей шиной, а затвор и сток третьего нагрузочного транзистора присоединены к шине питания.

РИСУНКИ

Рисунок 1