Сумматор параллельного действия на несколько чисел

,ФЛМ

Ьоеооюэйай

О П ИС Мв Н И Е 23I897

ИЗОБРЕТЕНИЯ

СОюз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства М

1 л, 42mз, 7/50

Заявлено 03.VI.1967 (№ 1164403/26-24) с присоединением заявки М

МПК G 06f

i 3,K 681 325 54(088 8) Приоритет

Опубликовано 28.XI.1968. Бюллетень ¹ 36

Комитет по делам изобретений и открытий при Совете Министров

СССР

Дата опубликования описания 15Л .1969

Ав ор изобретения

В. И. Кузнецов

Рязанский радиотехнический институт

Заявитель

СУММАТОР ПАРАЛЛЕЛЬНОГО ДЕЙСТВИЯ

НА НЕСКОЛЬКО ЧИСЕЛ

Известны многочисленные сумматоры параллельного действия, построенные на логических элементах и дешифраторе.

Предложенный сумматор параллельного действия на несколько чисел отличается от известных тем, что в нем дешифратор выполнен на элементaх «И», «запрет», «ИЛИ». Шина каждого слагаемого соединена с первыми входами всех элементов «И» и с запрещающими входами всех элементов «запрет», относящихся к цепи данного слагаемого. Вторые входы первой пары элементов «И» — «запрет» соединены непосредственно с выходом элемента

«И» цепи предыдущего слагаемого. Вход последней пары соединен с выходом элемента

«запрет» цепи предыдущего слагаемого. Входы всех остальных пар элементо⠫Ȼ—

«запрет» соединены через собирательные схемы с выходами соответствующих пар «запрет» — «И» цепи предыдущего слагаемого.

Входы пар элементов цепи первого слагаемого соединены непосредственно с цепями переноса из предыдущего разряда. Выходы элементов «ИЛИ» последнего слагаемого, служащие выходами дешифратора, соединены попарно через элементы «ИЛИ» с шинами переноса в старший разряд, а нечетные выходы дешифратора, кроме того, соединены через многовходовой элемент «ИЛИ» с регистром суммы данного разряда.

Предложенный сумматор позволяет сократить время выполнения операций при суммировании большого количества многоразрядных чисел, ои имеет более простую схему и надежней в эксплуатации по сравненшо с известными устройствами.

На фиг. 1 представлена схема i-го разряда сумматора; на фиг. 2 — схема дешифратора на три слагаемых и два входа для перенос» с младшего разряда.

Сумматор содержит дешифратор 1, многовходовой элемент 2 «ИЛИ», элемент 3 «ИЛИ» на ëâà входа. Дешифратор содержит: элементы 4 «И», элементы 5 «запрет», элементы 6

15 «ИЛИ»

Дешифратор 1 имеет входы слагаемых т1, 4... .„, входы от «0» до «и» для суммы единиц переноса» r т с младшего разряда и выходы от «О» до «2»» суммы единиц слагае20 мых I-ых разрядов и единиц переноса» т т, Для переноса в следующий разряд в сумматоре имеются выходы и от «О» до «п».

Предлагаемь и сумматор работает следующим образом

2> Сигналы иа дешифратор 1 поступают на входы слагаемых iI, 4: .. /„одновременно.

Сигнал переноса подается на дешифратор только по одному входу, номер которого равен числу единиц переноса. Сигнал с дешифратора

30 появляется только с одного выхода, номер ко231897 торого равен сумме единиц переноса ns 1 и единиц слагаемых I,-ых разрядов. Если сигнал появляется с нечетного выхода, то оп проходит через схему 2 «ИЛИ» в регистр сумм и одновременно поступает через схему 8 «ИЛИ» в цепь выхода дешифратора с номером на единицу меньше. Если сигнал появляется с четного выхода дешифратора, то он, минуя регистр, проходит в следующий разряд сумматора как единица переноса и . Чтобы сохранить равенство между количеством единиц переноса и номером цепи, по которой проходит сигнал, необходимо номер входа для цепи переноса в разряд понизить вдвое по отношению к номеру выхода цепи переноса,i-ro разряда. На схеме (см. фиг. 1) понижение номера цепи переноса происходит за пунктирной линией, которой условно разделены i-й и i+-1-й разряды сумматора.

Дешифратор работает следующим образом.

Для увеличения количества входов увеличивается число логических элементов дешифратора, а структура схемы остается неизменной.

Известно, что при значении слагаемого «1» сигнал переноса проходит через схему совпадения, а при значении слагаемого «0» сигнал переноса проходит через схему запрета. Предположим, что сигнал переноса поступает на вход «0» (это соответствует отсутствию единиц переноса), слагаемые 11 и i равны единице, а

i, равно нулю (прохождение сигнала отмечено на фиг. 2 пунктирной линией). Сигнал появляется с выхода дешифратора, что соответствует двум единицам i-го разряда и равно сумме единиц слагаемых, равной двум плюс число единиц переноса, равное пулю.

5 Предмет изобретения

Сумматор параллельного действия на несколько чисел, содержащий дешифратор и логические элементы, отлича ои1ийся тем, что, с целшо упрощения устройства, в нем дешифратор выполнен на элементах «И», «запрет», «ИЛИ», причем шина каждого слагаемого соединена с первыми входами всех элементов

«И» и с запрещающими входами всех элементов «запрет», относящихся к цепи данного слагаемого, вторые входы первой пары элементов «И» — «запрет» соединены непосредственно с выходом элемента «И» цепи предыдущего слагаемого, вход последней пары соединен с выходом элемента «запрет» цепи предыдущего

20 слагаемого, а входы всех остальных пар элементов «И» — «запрет» соединены через собирательные схемы с выходами соответствующих пар «запрет» — «И» цепи предыдущего слагаемого, причем входы пар элементов це25 пп первого слагаемого соединены непосредственно с цепями переноса из предыдущего разряда, выходы элементов «ИЛИ» последнего слагаемого, служащие выходами дешифратора, соединены попарно через элементы «ИЛИ»

30 с шинами переноса в старший разряд, а нечетные выходы дешифратора, кроме того, соединены через многовходовой элемент «ИЛИ» с регпстрбм суммы данного разряда.

Редактор П. И. Шлайн

Сoclàâèòñëü Ь. С. Шкрабов

Текред T. П. Курнлко

Корректор С. М. Сигал

Закан 362, 8 Тираж 530 Подписное

111 .11ИПИ Комитета ио делам изобретений и открытий при Совете Министров СССР

Москва, Центр, пр. Серова, д. 4

Типографии, пр. Сапунова, 2