Двоично-десятичное суммирующее устройство

22О63!

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Воюа Советских

Социалистических

Республик

Зависимое от авт. свидетельства ¹

Заявлено 03.1Ч.1967 (№ 1146271/26-24) с присоединением заявки №

Приоритет

Опубликовано 28 Ч1.1968. Бюллетень ¹ 20

Дата опубликования описания 9.IX.1968

1;л. 42m-", 7/42

МПК G 06f

УДК 681.325.55 (088.8) Комитет по делам иваорвтвиий и открытий при Совете Министров

СССР

Авторы изобретения

Н. А. Коротаев, Е. В. Коновалов и Г. И. Лев

Белорусский Государственный университет им. В. И. Ленина

Заявитель

ДВОИЧНО-ДЕСЯТИЧНОЕ СУММИРУЮЩЕЕ УСТРОЙСТВО

Двоично-десятичное суммирующее устройство может быть использовано в специализированной и универсальной ЭЦВМ, когда для вычисления используется таблица результатов, записанная в постоянной памяти.

Известны двоично-десятичные суммирующие устройства с использованием таблиц результатов.

Предложенное двоично-десятичное суммируюгцсе устройство содержит схему управления с формирователями последовательности управляющих сигналов, регистр первого операнда, выполненный по схеме двоично-десятичного реверсивного счетчика, регистр второго операнда, схему коррекции первого операнда с триггером переноса и со схемой модификаций по «+1» регистра первого операнда и запоминающее устройство, содержащее таблицы сложения — вычитания, и отличается тем, что выход первого формирователя последовательности управляющих сигналов соединен со входом клапана, второй вход которого соединен с единичным выходом триггера переноса, а выход — со входом элемента «ИЛИ», второй вход которого соединен через клапан с выходом второго формирователя последовательности и единичным выходом триггера первого двоичного разряда регистра второго операнда.

Выход элемента «ИЛИ» соединен с первыми входами клапанов модификации, вторые входы которых соединены соответственно с выходами источников сигнала «Сложение» и «Вычитание» схемы управления, а выходы клапанов соединены соответственно со входами счета по

5 «+1» и « — 1» регистра первого операнда. Выход третьего формирователя последовательности управляющих сигналов соединен с пусковым входом схемы возбуждения адресов запоминающего устройства, входы первого — седь10 мого разрядов этой схемы соединены соответственно с источником сигнала «Вычитание», единичными выходами второго — четвертого разрядов регистра второго операнда и второго — четвертого разрядов регистра пер15 вого операнда. Единичные выходы усилителей считывания первого — четвертого разрядов запоминающего устройства соединены через клапаны с единичными входами триггеров второго — пятого разрядов

20 регистра первого операнда. Каждая четная четырехразрядная ячейка таблицы запоминающего устройства содержит двоично-десятичный код результата сложения определенной пары одноразрядных четных десятичных чисел без

25 младшего двоичного разряда, а каждая нечетная ячейка — результат вычитания без младшего разряда.

Изобретение позволяет сократить объем таблицы результатов, хранящихся в памяти, и

30 тем самым упростить устройство.

220631

15

45

65

На чертеже представлена блок-схема описываемого устройства.

Устройство содержит схему управления I, регистр П первого операнда, регистр IП второго операнда, схему IV коррекции первого операнда и запоминающее устройство Р (регистр П выполнен как пятиразрядный реверсивный десятичный счетчик) .

Цепи приема операндов в регистры П и III и соединения выходов схемы переноса реверсивного счетчика 1 со входами триггеров 2 — б на чертеже не показаны.

Схема работает следующим образом.

Перед операцией первое слагаемое (уменьшаемое) принимается в первый — четвертый разряды регистра П, второе слагаемое (вычитаемое) — в регистр III. Сигнал запуска с источника 7 запускает цепочку последовательно включенных элементов задержки 8 — ll, формирующих временную диаграмму устройства, и поступает на клапан 12. Если от предыдущей операции в триггере 18 переноса осталась единица переноса (занять), то сигнал с клапана

12 ïîñòóïàåò на гашение триггера 18 и через элемент 14 «ИЛИ» — на входы клапанов 15 и lб.

При сложении по сигналу «Сложение» с источника 17 выполняется добавление «+1» в регистр П, при вычитании по сигналу «Вычитание» с источника 18 выполняется вычитание

« — -1» из регистра П.

Затем происходит коррекция первого операнда по значению первого двоичного разряда второго операнда. Сигнал с выхода элемента задержки 8 через клапан 19 опрашивает триггер 20 первого разряда регистра III и через элемент 14 «ИЛИ» и один из клапанов 15 или

lб поступает на вход счета по «+1» или « — 1» регистра П. Сигнал с выхода элемента задержки 9 поступает на вход схемы 21 возбуждения адресов, формирующей адрес ячейки результата.

Перед появлением кода на выходе усилителей считывания 22 — 25 сигнал с выхода элемента задержки 10 гасит содержимое второго — четвертого разрядов регистра 11. Прочитанный код принимается в триггеры 2 — б регистра II через клапаны 2б — 29 по сигналу с источника 80 сигнала приема результата. В триггер б принимается разряд переноса результата, в триггер 5 — 2 — разряды 8, 4, 2 результата в коде 8421. Первый разряд в коде результата отсутствует, так как при сложении (вычитании) четных чисел этот разряд всегда равен нулю. После приема кода по сигналу с элемента задержки ll содержимое триггера б (разряд переноса) через клапан Л заносится в триггер 18 переноса. В разрядах 1 — 4 (триггеры 2 — 5) регистра П оказывается результат в коде 8421, в триггере 18 переноса остается единица переноса (занять), которая учитывается прН сложении (вычитании) следующих по весу десятичных разрядов операндов.

Принцип работы устройства дополнительно поясняется на примерах.

Пример 1, 9+7. От предыдущего сложения осталась единица переноса.

До обращения к таблице в регистре первого операнда выполняются следующие действия: а) 9+1==10 (10000), т. е. добавляется единица переноса; б) 10+1 = 11 (10001), т. е. добавляется единица младшего двоичного разряда второго слагаемого (7).

При обращении к таблице формируется адрес:

000

011 0 признак сложения четвертый, третий, второй разряды второго слагаемого четвертый, третий, второй разряды первого слагаемого.

В ячейке по этому адресу находится код

0011, т. е. код результата от сложения 0+6=6 (00110) без младшего двоичного разряда. Код из -аблицы принимается в предварительно погашенные пятый — второй разряды регистра первого слагаемого, причем пятый разряд регистра перед приемом кода не гасится. Таким образом, после занесения кода 0011 в регистр первого слагаемого, содержащий код 10001, последний будет содержать код 10111, т. е. код результата от сложения 9+7+ единица переноса.

Пример 2. 7 — 9. От предыдущего вычитания осталась единица «занять».

До обращения к таблице в регистре первого операнда выполняются следующие действия: а) 7 — 1=6 (00110), т. е. вычитается единица

«занять»; б) 6 — 1=5 (00101), т. е. вычитается младший двоичный разряд вычитаемого (9).

Обращение к таблице происходит по адресу

010 100 1 п ризнак вычитания четвертый, третий, второй разряды вычитае мого четвертый, третий, второй разряды ум еньшаемого.

В этой ячейке находится результат вычитания 4 — 8=16 (10110) без младшего двоичного разряда, т, е. код 1011. Этот код принимается в пятый — второй разряды регистра первого операнда, в результате в этсм регистре устанавливается код 10111, т. е. результат от вычитания 7 — 9 — единица «занять».

Единица в пятом разряде кода 10111 учитывается при вычитании следующей пары разрядов чисел в качестве единицы «занять».

Предмет изобретения

Двоично-десятичное суммирующее устройство, содержащее схему управления с форми220631 рователями последовательности управляющих сигналов, регистр первого операнда, выполHåëный по схеме двоично-десятичного реверсивного счетчика, регистр второго операнда, схему коррекции первого операнда с триггером переноса и со схемой модификации по «+1» регистра первого операнда и запоминающее устройство, содержащее таблицы сложения — вычитания, отличающееся тем, что, с целью упрощения устройства, выход первого формирователя последовательности управляющих сигналов соединен со входом клапана, второй вход которого соединен с единичным выходом триггера переноса, а выход соединен со вхо. дом элемента «ИЛИ», второй вход которого соединен через клапан с выходом второго формирователя последовательности и единичным выходом триггера первого двоичного разряда регистра второго операнда; выход элемента .<ИЛИ» соединен с первыми входами клапанов модификации, вторые входы которых соединены соответственно с выходами источников сигнала «Сложение» и «Вычитание» схемы управления, а выходы клапанов соединены соответственно со входами счета по «+1» и « — 1» регистра первого операнда; выход третьего формирователя последовательности управляющих сигналов соединен с пусковым входом схемы возбуждения адресов запоминающего устройства, входы псрвого — седьмого разрядов этой схемы соединены соответственно с источником сигнала «Вычитание», единичными выходами второго — четвертого разрядов регистра второ10 го операнда и второго — четвертого разрядов регистра первого операнда; единичные выходы усилителей считывания первого — четвертого разрядов запоминающего устройства соединены через клапаны с единичными входами

15 триггеров второго — пятого разрядов регистра первого операнда; каждая четная четырехразрядная ячейка таблицы запоминающего устройства содержит двоично-десятичный код результата сложения определенной пары одно2о разрядных четных десятичных чисел без младшего двоичного разряда, а каждая нечетная ячейка содержит результат вычитания без младшего разряда.