Патент ссср 417843

0riMC НИ

ИЗОБРЕТЕНИЯ

СОЮЗ (.оватски11

Социалистически)1

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства ¹

Заявлено 20ХН.1972 (№ 1818830/18-24) )Ч, Ьл. G 11с 11(40 с прнсоеднне.:;!ем заягкп №

Приоритет

Оп .блпковано 28.II.I974. В!Олл тень № 8

Государотвенный комитет

Совета Министров СССР ро делам нзооре)ений и открытий

УД1 681.327.025(088.8) Дата опублпко",анин описания 12. Л1.1!)7!

Авторы изобретения

Г. Ф. Васильев, Ю. Д. Васюков, В. П. Старенький и А. T. Яковлев

Заявитель

ЗАПОМИНАЮЩИЙ ЭЛЕМЕНТ НА МДП-ТРАНЗИСТОРАХ

В ИНТЕГРАЛЬНОМ ИСПОЛНЕНИИ

Изобретение относится к области вычислительной техники и может быть использовано в запомина)ощих устройс.1вах ЭЦВМ.

Известны запоминающие элементы, выполненные на приборах со структурой металл— окисел — полупроводник (МОИ), содержащие триггер, нагрузку и транзисторы управления.

В известных запоминающих элементах запись и считывание информации осуществляются через проходные транзисторы в каждом плече триггера. Эти транзисторы используются для управления и работают в режиме двусторонней проводимости.

Однако в известных элементах на единицу информации, приходится большое количество транзисторов и значительное потребление мощности в статическом состоянии; кроме тоr0, эти элементы имеют сравнительно невысокое быстродействие.

Цель изобретения — уменьшение количества транзисторов на единицу информации, повышение быстродействия и снижение мощности, потребляемой элементом в статическом режиме.

Это достигается использованием подло>ккп для управления запоминающим элементом, Если к подложке транзистора с каналом и-типа приложено отрицательное напряжение или к подложке р-типа — положительное напряжение, то проводимость канала при всех напряжениях затво, 1 уменьшается,;l порогово-". напряжение увеличпгается. Уueiii»i!el!lie проводимости мс>кду стоко;I и истоком происходит как В 00л!1cтн .1ннсй1!ОГО c0IIj)0TIIÂëåí1!г, 5 так и В Области !!асьпцсння.

0.1рнцатсльный по) енцнал подложки длз прибора с каналом )г-тина нлн положи единым по)сипи>!ло)1 подло>ккп для прибор-! с каналом г)-типа увеличивает обратное нанра10 жение дподн ых с 1) ктур стОк — под 10жка 11 канал — подлОжка. В TO же Время cTj)) КIуj):I исток — подложка Tакже оказывается обр !тно смещенной, Обедненная область, нахо:;.:.щаяся непосредс)пенно под каналом, соеди15 няющпм исток со стоком, прн увеличении Обратного потенциала подложки рг)сширяется.

По мере расшнренич обедненной области она начинает распространчться в канал и умсньшать проводимость между стоком и истоком.

20 Таким образом, р — гг-переход канал — подложка действует аналогично затвору полевого транзистора с диффузионным каналом.

Так как обеднеьнгая область также расшн2S ряется у границы сток — капал, то при фиксированном напряжении между затворо;i и истоком отсечка происходит прн более низком напряжении стока.

В результате этого для каждого фикснро30 ванного напряжения на затворе ток насьпце35

45 ния уменьшается и характеристики приближаются к нулевому значению тока стока.

При достаточно большом обратном смещении подложки активная проводимость между стоком и истоком мала, и прибор находится в закрытом состоянии. При приложении к подложке нулевого потенциала или прямого смещения активная проводимость резко возрастает, и прибор переходит в открытое состояние.

Таким образом осуществляется управление запоминающим элементом по подложке.

Пример. Работа с управлением по подложке запоминающего элемента, выполненного на МОП-приборах с индуцировапным р-каналом. Схема такого запоминающего элемента представлена на чертеже.

Транзисторы 1 и 2 образуют собственно триггер, транзисторы 3 и 4 служат в качестве сопро ивлсний нагрузки; подложка электрически изолирована от схемы собственно запоминающего элемента и соединена с адресной

1ниной 6.

В исходном состоянии, в режиме хранения информации, подложка находится под потенциалом обратного смещения, которое выбирают таким образом, чтобы не нарушить бистабильность схемы. В этом случае мощность, потребляемая элементом, практически определяется величиной сопротивлений закрытых

МОП-транзисторов 3 и 4.

При записи информации на подложку подается нулевой потенциал, а на разрядные шины 6 — соответствующие сигналы записи

«0» и «1» («1»= — Епвт «0»=Ов). При этом триггер устанавливается в одно нз двух возможных состояний, соответствующее записываемому коду. Пусть необходимо записать «1» в плечо триггера на транзисторе 1, в котором уже хранится «1», т. е. прибор закрыт и не проводит тока. При таких условиях в точку А должен поступить отрицательный потенциал разрядной шины. Однако в точке Л уже действовал отрицательный потенциал, поскольку еще до этого момента транзистор 1 был закрыт. Следовательно, триггер не изменяет

30 своего состояния. Если же до этого момента транзистор 1 был открыт, то в точке А был потенциал земли. Тогда появление в этой точке отрицательного потенциала, подаваемого по разрядной шине, должно привести к отпиранию транзистора 2, после чего в результате регенеративного процесса происходит запиранне транзистора 1, т. е. запись «1» в триггер, При выполнении операции считывания на подложку подается нулевой потенциал. Если в исходном состоянии транзистор 1 был закрыт (хранил «1»), то напряжение в точке А, а следовательно, и на разрядной шине 6 будет практически равно F»„ («1»). В то же время, если транзистор 1 открыт, в точке А, а следовательно, и на разрядной шине имеется «О», т. е. потенциал земли.

При токовом (более предпочтительном) считывании информации «1» и «0» определяются током, протекающим по шине считывания.

Таким образом, использование подложки для управления запоминающим элементом позволяет уменьншть количество активных элементов на единицу информации; повысить быстродействие за счет исключения задержки, вносимой проходными транзисторами; снизить мощность, потребляемую элементом в статическом режиме.

Целесообразно использование предлагаемого элемента в качестве ячейки хранения информации при построении больших интегральных систем памяти (БИСП) .

Предмет изобретения

Запоминающий элемент на МДП-транзисторах в интегральном исполнении, содержащий триггер и нагрузочные МДП-транзисторы, выполненные на одной подложке, разрядные и адресные шины, причем стоки транзисторов триггера соединены с истоками нагрузочных транзисторов, стоки и затворы которых подключены к шине источника питания, о т л и ч ающи и с я тем, что, с целью упрощения устройства и повышения быстродействия, подложка соединена с адресной шиной.

Редактор И. Орлова

Составитель М. Хусаинов

Текред Е. Борисова

Корректор Е. Сапунова

Заказ 1560/19 Изд. № 1344 Тираж 591 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретен и открытий

Москва, 0К-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2