Патент ссср 407392
I ОП ИСАИ ИЕ
ИЗОБРЕТЕЙ ИЯ
Союз Советских
Социалистических
Республик! f (61),>авп, пм, с от авг свпд 1с 1ьгтва (22) Заявлено 21.06.72 (21) 1700871/18-24 (51) М.Кл. С 11с 11/40 с прпсосдипснием заявки №вЂ”
Государственный комитет
Совета Министров СССР оо делам изобретений и открытий (:-i2) Приоритет—
Оп бликовапо 21.Х1.1973. Б10ллстень М 46 (53) УЛК 681.327.025 (088.8) Дата опубликования описания 8Л»П.1974. (72) Лвтор ы изобрстепия
Р. В. Смирнов и 1. )),. Софийский (7 ) . аявитель (54) ЗАПОМИ НА1ОЩГ Б УСТРОЙСТВО
:штелей считывания 5, разделительных дио<ов б.
Устройство работает следующим образом.
При считывании кода, записанного по некоторому адресу, возбуждается соответствующая адресная шина 2. В результате считанная информация поступает на один из в.<одов одного из дифференциальных усилителей считывания 5, причем другой его вход остается нсвозбужденным, так как оп подкгпочен ко второй половине триггеров столбца.
При записи некоторого кода по данному адресу возбуждается соответствующая адресная шина 2, и схема записи 4 через разделительпые диоды 6 возбуждает (плп не возбуждает, в зависимости от записываемого кода) соответствующие разрядные гишы 8. В результате разрядный импульс записи через разделительные диоды одновременно (спнфазпо)
2о поступает на оба входа дифференциального усилителя считывания, который, подавляет синфазпый сигнал. Это приводит к повышеншо быстродействия и помехоустойчивости устройства.
Предмет изобретения
Запоминающее устройство, содержащее матрицы из и. столбцов и пг строк, выполнензо ные на статических лЮП-триггерах, адресные
Изобретение относится к области вычислительной техники.
Известны запоминающие устройства на статических МОП-триггерах, в которых разрядные шины подсоединены ко входам усилителей считывания и к выходам схем записи.
Недостатком известных устройств является то, что после пода:и разрядного импульса записи в результате воздействия его па вход усилителя считывания происходит забивание усилителя считывания и требуется значительное время для возврагцения последнего в нормальное состояние.
С целью повышеш.я помехоустойчивости, в предлагаемом запоминающем устройстве в каждый столбец матрицы введена дополнительная разрядная шина, подключенная к выходам n/2 триггеров столбца и к одному из входов дифференциального усилителя, другой вход которого подключен к основной разрядной шине и к выходам остальных vi!2 триггеров того же столбца, а схема записи через разделительные диоды подключена к обеим разрядным шинам.
Блок-схема устройства приведена на чертеже.
Устройство состоит из статических МОПтриггеров, образующих матрицу 1 из гг столбцов и пг стро.<, адресных шин 2, разрядных шнн 8, cxe I записи 4, дифференциальных уси(II) 407392
407392!!!!!!!!!
I !! I 1
I I I I I! l !! ! !! ! ! !
Составитель P. Яворовская
Редактор Б. Нанкина Техред А. Камышникова 1(орректор Л. Новожилова
Заказ 1224 Изд. № 1054 Тираж 564 Подписное
ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий
Москва, Ж-35, Раушская наб., д. 4/5
Загорская типография шины, подключенные к адресным входам триггеров разрядные шины, схемы записи и дифференциальные усилители считывания, отличающееся тем, что, с целью повышения помехоустойчивости, в каждый столбец матрицы введена разрядная шина, подключенная к выходам n/2 триггеров столбца и к одному из
4 входов дифференциального усилителя, другой вход которого подключен к основной разрядной шине и к выходам остальных n/2 триггеров того же столбца, а схема записи через разделительные диоды подключена к обеим разрядным шинам.
