Патент ссср 264782

ОП И САНИ Е

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

1(л. 42гпз, 7 385

Заявлено 09.VII!.1968 (№ 1263673/18-24) с присоединением заявки №

Приоритет

Опубликовано 03.Ill.1970. Бюллетень ¹ 9

Дата опубликования описания 24Х1.1970

МПК С) 06f

УДК, 681.325.54(088.8) Комитет по делам кзобретеиий и открытий при Совете Мииистрав

СССР

Автор изобретения

Jl. Б. Щукин

Заявитель

БНБ 1Н ОТЕКА

АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО

Предлагаемое арифметическое устройство (АУ) может быть применено в цифровых вычислительных машина, и системах, в которых требуется повышенное быстродействие при выполнении операции суммирования многоразрядных чисел. Необходимость повышения быстродействия в операции суммирования вызывается тем, что это сокращает обычно также и время выполнения других арифметических операций (вычитания, умножения, деления, извлечения корня).

Известны различные способы ускорения выполнения операции суммирования в арифметических устройствах цифровых вычислительных машин, содержащих многоразрядные сумматоры параллельного типа. Эти способы основаны на уменьшении времени распространения переносов за счет схемных (аппаратных) усложнений цепей распространения переносов или за счет введения логических устройств, управляющих временем, отводимым на пробег единицы переноса.

Первые способы повышения быстродействия операции суммирования приводят к увеличению оборудования цепи распространения переноса B сумматоре за счет введения дополнительных путей распространения переноса внутри выделенных групп разрядов и между группами. В асинхронных схемах сумматоров оборудование увеличивается за счет введения дополнительной цепи распространения сигнала отсутствия переноса. Недостатком АУ, выполняемых II0 второму способу, является невозможность реализации лх на логических элементах HEKOTop t Ix. типов. Объясняется э го тем, что работа логической схемы ло прогнозированию времени, которое требуется выделить для пробега единицы переноса, лачилается только после того, как в сумматоре

10 у)ке выработала поразрядная сумма ло модулю 2. Например, в АУ на элементах с тактовым питанием (ферродиодные, ферротранзлсторные и т. д.) на выработку поразрядной суммы по модулю 2 затрачивастся по крайней

15 мере один такт.

Цель предлагаемого изобретения заключается в повышении быстродействия выполнелия операции суммирования путем анализа определенным образом выбранных разрядов

20 слагаемых без увеличения прл этом разрядного оборудования сумматора.

В предлагаемом арифметическом устройстве эта цель достигается тем, что с помощью дешифратора анализируется состав некоторых

25 определенлым образом выбранных одноименных разрядов слагаемых, поступающих в сумматор. Вследствие этого оказывается возможным заранее, не ожидая окончания поразрядного суммирования по модулю 2 л окончания

30 пробега единицы переноса, прогнозировать ле264782 обходимое время (или количество тактов) распространения переносов для данной конкретной комбинации обоих слагаемых.

Выделим из и-разрядных слагаемых по -гому разряду в средней части числа.

Если содержимое этих разрядов «О» и «1» или «1» и «О», то через рассматриваемый разряд возможно распространение переноса из правой части суммы в левую, т. е. возможен случай, когда перенос распространяется по всем разрядам суммы, Если содержимое этих разрядов «О» и «О», то через этот разряд сквозной перенос не распространяется.

Если содержимое этих разрядов «1» и «1», то формируется перенос, который распространяется по левой части суммы.

В двух последних вариантах время распространения переноса в самом неблагоприятном случае по крайней мере вдвое меньше, чем в первом варианте. Таким образом, анализ только одного разряда суммируемых чисел позволяет сделать вывод, что лишь в 5О случаев, исходя из равновероятного и независимого распределения единиц и нулей в разрядах слагаемых, возможен сквозной пробег единицы переноса по всем разрядам суммы. Еще больший выигрыш в повышении быстродействия достигается, если увеличить количество одновременно анализируемых разрядов до 2, 3 или 4. Объясняется это тем, что увеличивается относительное число случаев, при которых невозможен процесс распространения переноса из правой части сумматора в левую через анализируемые разряды. Кроме того, дополнительно можно еще уменьшить среднее время выполнения операций суммирования, если выделять анализируемые разряды слагаемых более, чем в одном месте, т. е. разбивать слагаемые более, чем на две части.

Выработанный сигнал на одном из выходов дешифратора является результатом анализа данной комбинации слагаемых и указывает время, которое необходимо выделить для распространения переносов. Этот сигнал с выхода дешифратора используется для создания минимально необходимой задержки, отводимой на время пробега единицы переноса. По прошествии этого времени или несколько раньше, в зависимости от конкретной реализации АУ, вновь запускается схема управления арифметическим устройством. В результате среднее время выполнения арифметических операций уменьшается.

На чертеже изображена функциональная схема арифметического устройства.

АУ содержит многоразрядный сумматор 1 параллельного типа, устройство 2 асинхронного управления, на которое по шинам 8 поступает код операции, дешифратор 4, сборки

5, б и 7 на выходе дешифратора и линию задержки 8, с которой по шине 9 выдается сигнал окончания переносов, поступающий на устройство управления 2. Последнее соединено с другими узлами АУ шинами 10 — 12, по

65 которым поступают управляющие сигналы, а на выходе устройства управления имеется выходная шина 18, по которой выдается сигнал окончания операции. Ко входам сумматора подключены шины 14- — 22, по которым поступает код числа А, и шины 28 — 31, по которым поступает код числа В. Некоторые шины каждого из чисел (15 — 20) и (24 — 29) подключены ко входу дешифратора 4, выходные шины которого 32 — 84 соединены со входами сборок 5 — 7. Выходные шины 85 — 87 каждой из сборок соединены с соответствующими входами линии задержки 8.

При подаче на сумматор кодов чисел А и

В по входным шинам 14 — 22 и 23 — 81 одновременно на вход дешифратора 4 поступают выбранные для анализа одноименные разряды слагаемых (шины 15 — 20 и 24 — 29). В зависимости от комбинации этих сигналов на выходе дешифратора появляется сигнал на одной из выходных шин 82 — 84, а следовательно, и на одной из выходных шин 85 — 37 какой-либо из схем сборки 5 — 7. На каждой из сборок объединяются лишь те выходные шины дешифратора, которые возбуждаются при определенном составе анализируемых разрядов слагаемых, соответствующем определенному максимально возможному для данной комбинации слагаемых времени распространения единицы переноса. Вследствие этого сигнал, поступивший в линию задержки 8 по одной из шин

35 — 87, задерживается в ней на заданное время пробега единицы переноса, после чего по шине 9 выдается в устройство управления, указывая на окончание процесса переносов.

В зависимости от вида выполняемой арифметической операции (умножение, сложение и т. д.) устройство управления продолжает работу в данной операции или выдает по шине 18 сигнал окончания операции.

Предлагаемое арифметическое устройство обладает повышенными логическими возможностями в части управления выделением времени, отводимым на пробег единицы переноса, по сравнению с АУ, построенным по способу анализа поразрядных сумм по модулю 2.

Кроме того, она дает выигрыш в оборудовании сумматора всего АУ в целом по сравнению с известными способами реализации групповых переносов, поскольку последние требу.ют дополнительного оборудования во всех разрядах сумматора, а в рассматриваемом случае — лишь в отдельных разрядах, выбранных для анализа.

Арифметическое устройство такого типа может быть реализовано также и в случае, если суммирование производится в обратном коде, т. е. для сумматоров, имеющих цепь циклического переноса.

Наиболее эффективен предлагаемый способ в арифметических устройствах с многоразрядным сумматором, выполненным на синхронных элементах с тактируемым импульсным питанием (ферродиодные, ферротранзисторные и т. д.), хотя может быть использован и

264782

Предмет изобретения акоп,юсл а .4

18 1Я Р0 Л 22

1b 17

Составитель Л. В, Скобелев

Техред 3. Н. Тараненко Корректор Г. П, Шильман

Редактор Б. С. Нанкина

Заказ 1559/12 Тираж 500 Подл исное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, 5К-35, Раушская лаб., д. 4i5

Типография, лр. Сапунова, 2 в других арифметических устройствах на любых эл ем ента х.

Арифметическое устройство, содержащее сумматор параллельного типа, устройство асинхронного управления, а также дешифратор, сборки и линию задержки, отличающееся тем, что, с целью уменьшения времени распространения переносов в операциях суммировання оез увеличения разрядного оборудования сумматора, одноименные шины нескольких групп разрядов oGo»x слагаемых, по одному или более разрядов в каждой группе, соединены со входами дешифратора, выходные шиIbI которого объединечы по группам на сборках, соответствующих разному времени распространения переносов, выходы сборок подсоединены ко входам линии задержки, а выl0 ход последней подключен к устройству управления.