Одноразрядный сумматор
26328I
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Союа Советских
Социалистических
Реоаублик
Зависимое от авт. свидетельства ¹
Кл, 42mРЗ, 7/50
Заявлено 23.XI I.1968 (№ 1291995/18-24) с присоединением заявки №
Приоритет
Опубликовано 04.11.1970. Бюллетень № 7
Дата опубликования описания 13ХП.1970
МПК С 0617/50
УДК 621.325.54 (088.8) Комитет оо оелам изооретеиий к открытий ори Совете Министров
СССР тт,:, ю . ч", т 14 т
В. М. Васильев, Г. П. Шаламов и О. А. Раисов уI
I,!
Авторы изобретения
Заявитель
ОДНОРАЗРЯДНЫИ СУММАТОР
Предложение относится к вычислительной технике.
Известен одноразрядный сумматор с тремя входами на ферротранзисторных ячейках, содержащий схему «ИЛИ с запретом», схемы
«И» и схему «ИЛИ».
Предложенный сумматор отличается тем, что его входные шины подключены ко входам схемы «ИЛИ с запретом» и двух схем «И», причем выходы схем «И» подключены ко входам схемы «ИЛИ», образующей на выходе сигнал переноса, а также ко входам запрета схемы «ИЛИ с запретом» и третьей схемы
«И», выходы которых совместно служат выходом сигнала суммы.
Это позволяет упростить устройство.
Функциональная схема сумматора на три входа изображена на чертеже.
Сумматор содержит логический элемент .на ячейках 1 и 2, реализующий функцию «ИЛИ с запретом»; логические элементы на ячейках
3 и 4 (выполняет операцию (А + В) С вЂ” схема
«И »), ячейках 5 и б (выполняет операцию
А — схема «И »), ячейках 7 и 8 выходной сигнал соответствует функции (А + В) САВ— схема «И,»), ячейке 9, реализующий функцию
«ИЛИ». ,Выход суммы S образуют собранные по схеме «ИЛИ» выходы схем «ИЛИ с запретом» и схемы «Из», а перенос Р снимается с ячейки 9, В сумматоре применяется разновременный запрет и используется трехтактная схема тактового питания.
Предложенный одноразрядный сумматор на три входа последовательного действия для суммирования трех одноразрядных двоичных чисел, одновременно поступающих,на его входы, йостроен с учетом преобразований:
5 = (А + В + С) АВ + ((А + В) С) +
+ ((А + В) САВ), (1)
Р= АВ+ (А+ В)С. (2) у Входная информация трех слагаемых, поступающая на входы А, В и С, записывает единицу в ячейки 1, 8 — б, т. е. оказывается на входах схем «ИЛИ с запретом» и «И » и «Ие».
Однако выходной сигнал этих схем, появляю2О щийся в такте считывания, зависит от сочетания .входных сигналов А, В и С, При наличии единицы только на одном из входов сумматора А, В или С имеется выход25 ной сигнал схемы «ИЛИ с запретом» в соответствии с первым слагаемым (А+В+ С) (AB+ (А+В) С) выражения (1), являющийся сигналом суммы $.
При поступлении единицы одновременно на
30 два любых входа А и С, или В и С, или А и
263281
Предмет изобретения
Составитель Ю. Д. Розенталь
Редактор Б. Б. Федотов Техред А. А. Камышннкова Корректоры: М. Коробова и А. Абрамова
Заказ 1322,15 Тираж 480 Подписное
ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР
Москва K-35, Раушская наб., д. 4/5
Типография..пр. Сапунова, 2
В имеется выходной сигнал соответственно схем «И1» или «И», который запрещает схему «ИЛИ с запретом», через схему «ИЛИ» поступает на выход Р и в соответствии с выражением (2) является сигналом переноса Р, Если единица оказывается на всех трех входах А, В и С, выходные сигналы схем
«И » и «Ив» запрещают схему «ИЛИ с запретом» и записывают единицу в схему «Из», а через схему «ИЛИ» в соответствии с,выражением (2) образуют выход переноса Р, Выходной сигнал схемы «Из» в соответствии со вторым слагаемым (А+ B) САВ выражения (1) образует сигнал суммы 5.
Одноразрядный сумматор с тремя входами на ферротранзисторных ячейках, содержащий схему «ИЛИ с запретом», схемы «И» и схему
«ИЛИ», отличающийся тем, что, с целью упрощения, входные шины сумматора подключены ко входам схемы «ИЛИ с запретом» и двух схем «И», причем выходы схем «И» под10 ключены ко входам схемы «ИЛИ», образующей на,выходе сигнал переноса, а также ко входам запрета схемы «ИЛИ с запретом» и третьей схемы «И», выходы которых совместно служат выходом сигнала суммы.
