Накапливающий параллельный сумматор с запоминанием переносов

219895

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

Заявлено 25 Ч.1967 (№ 1159449/26-24) с присоединением заявки №

Приоритет

Опубликовано 14.Ч1.1968. Бюллетень № 19

Дата опубликования описания 6.1Х.1968

Кл, 42m3, 7/50

iЧПК G 06f

УДК 681.325.54 (088.8) Комитет по делам изобретений и открьийй при Совете Мйнистрое

СССР

Автор изобретения

В. А. Левицкий

3 аявитель

НАКАПЛИВАЮЩИЙ ПАРАЛЛЕЛЬНЫЙ СУММАТОР

С ЗАПОМИНАНИЕМ ПЕРЕНОСОВ

Предложенный сумматор относится к области вычислительной техники и может быть использован при построении цифровых вычислительных машин.

Накапливающие сумматоры с запоминанием переносов известны.

Предложенный сумматор отличается тем, что один вход первого элемента «И» каждого разряда сумматора соединен с соответствующей шиной подачи разряда слагаемого, второй вход этого элемента соединен с общей тактовой шиной, а выход этого элемента «И» соединен со входом первого элемента «ИЛИ».

Выход этого элемента «ИЛИ» соединен со счетным входом триггера, выход которого через схему формирования импульсов переноса и через второй элемент «ИЛИ» связан со входом элемента задержки, выход которого соединен с первыми входами второго и третьего элементов «И». Вторые входы этих элементов связаны с тактовыми шинами подачи импульсов разрешения переносов и подачи импульсов на ввод слагаемого, соответственно. Выход второго элемента «И» соединен с другим входом второго элемента «ИЛИ», а выход третьего элемента «И» соединен со вторым входом первого элемента «ИЛИ» в старшем разряде, причем второй вход первого элемента «ИЛИ» соединен с выходом третьего элемента «И» в младшем разряде.

Использование запоминания переносов позволяет увеличить быстродействие устройства, особенно в сумматорах со сквозным переносом.

Для запоминания переносов предлагается использовать уже имеющиеся в разрядах элементы задержки, что ведет к незначительному усложнению устройства.

Схема сумматора приведена на чертеже.

>0 Схема содержит триггер 1 со счетным входом, элементы «И» 2, 8 и 4, тактовую шину 5 на ввод слагаемых, элементы «ИЛИ» б и 7, схему 8 формирования импульсов переноса, элемент 9 задержки, тактовую шину 10 команды на запоминание переносов и тактовую шину 11 команды на пропускание импульсов переносов.

Схема работает следующим образом.

На шины 5 и 10 поступают тактовые сигналы ввода слагаемого. В случае появления на выходе триггера и схемы формирования импульса переноса последний через элемент задержки 9 и элемент «И» 8, которые образуют кольцо для регенсрации импульса переноса, поступает снова на элемент задержки для выдачи его в следующем такте. После каждого тактового импульса ввода очередного слагаемого через интервал времени, равный времени задержки элементов задержки т, на шину

30 11 поступает тактовый импульс разрешения

219895

Составитель Б. С. Шкрабов

Редактор Е. Г. Кравцова Текред T. П. Курилко Корректор Л. В. Наделяева

Заказ 2379/9 Тираж 530 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Центр, пр. Серова, д. 4

Типография, пр. Сапунова, 2 переносов. Этот импульс отпирает все ранее запертые схемы и разрешает прохождение в соседний старший разряд имеющихся в этот момент на выходах элементов задержки импульсов переноса. Так как все схемы 8 в этот момент заперты, цепи регенерации импульсов переноса не образуются. Через интервал т времени после импульса разрешения переносов на шины б и 10 поступает следующий тактовый импульс ввода очередного слагаемого и т. д.

Предмет изобретения

Накапливающий параллельный сумматор с запоминанием переносов, содержащий триггер со счетным входом, элементы «И», «ИЛИ» и схему формирования импульса переноса, отличаюи ийся тем, что, с целью увеличения быстродействия, один вход первого элемента «И» каждого разряда сумматора соединен с соответствующей шиной подачи разряда слагае мого, второй вход этого элемента соединен с общей тактовой шиной, а выход этого элемента «И» соединен со входом первого элемента

«ИЛИ», выход указанного элемента «ИЛИ» соединен со счетным входом триггера, выход которого через схему формирования импульсов переноса и через второй элемент «ИЛИ» связан со входом элемента задержки, выход которого соединен с первыми входами второ10 го и третьего элементов «И», причем вторые входы этих элементов связаны с тактовыми шинами подачи импульсов разрешения переносов и подачи импульсов на ввод слагаемого соответственно; выход второго элемента «И»

15 соединен с другим входом второго элемента

«ИЛИ», а выход третьего элемента «И» соединен со вторым входом первого элемента

«ИЛИ» в старшем разряде, причем второй вход первого элемента «ИЛИ» соединен с вы20 ходом третьего элемента «И» в младшем разряде.