Патент ссср 209845

Со%3 Совдтсхйз

Социалистическиз

Республин

Зависимое от авт. свидетельства №

Заявлено 26.ХИ.1966 (№ 1121675/26-24) Кл. 42m, 14 с присоединением заявки №

МПК С 06f

УДК 681.325.54(088.8) Приоритет

Опубликовано 26,1,1968. Ьюллетень № 5

Дата опубликования описания ЗО.IV.1968

Комитет по делам изобретений и открытий лри Совете Миииотрое

СССР

Авторы изобретения

Ю. Ф. Сидоров и В. И. Арзамасцев

Заявитель

ПАРАЛЛЕЛЬНЬ1Й НАКАПЛИВАЮЩИЙ СУММАТОР

10 Выражение (а,,), (+) (.,) = (С,. + -.), реаiIIзуется на элементе 5; выражение (a,.); /S (7,„.), =

= (q,„- -(- т) I — на элементе 8, где (а,),—

i-и разряд К-го слагаемого на входе сумматора в период времени /,; (a,),: — перенос с младшего разрядного сумматора в период времени t,; (С +т), — промежуточная сумма в период времени t, + т; т — время задержки одного феррит-диодного элемента;

20 (Ч -т- )Iq I — первый перенос в старший разрядный сумматор в период времени t + т; () — обозначение операции «ИЛИ» исключающее; Л вЂ” обозначение операции логическо.

ro умножения.

На втором этапе получаем выражения (С„.),(-)($„.), = P + т),, которое реализуется на элементе 4, а („), fi(5„.),=-(у,+-); — на элементс 2, где (C,), — промсжуточная

30 сумма в период времени f „

Известный параллельный накапливающий сумматор на феррит-диодпь,х элементах содержит два полусумматора и логические элементы.

Предложенное устройство отличается от известного тем, что в нем выходы первой схемы совпадения соединены с выходами схем неравнозначности первого и второго полусум;|IBTGpoB, а выход этОЙ схех(ы подктючен к первой диодной сборке и ко второй схеме совпадения. Выход последней через вторую диоднуIG сборку подключен ко входу второй же схемы совпадения и ко второму входу первой диодной сборки. Один из входов схемы раздсления соединен со входом второй и с выходом третьей схемы совпадения, другой вход схемы разделения подключен к выходу первой диодной сборки.

Это позволяет сократить время операции накопления результирующей суммы.

На фиг. 1 приведена принципиальная схема описываемого сумматора; на фиг. 2— функциональная схема устройства сложения с применением сумматора.

Он содержит феррит-диодные элементы

1 — 8, реализующие функцию логического умножения; феррит-диодные элементы 4 и 5, реализующие функцию исключающего «ИЛИ»; диодные сборки б — 8 объединение входов внутри элементов 1 и б символизирует диод ную сборку; феррит-диодный элемент 9, рез лизующий функцию логического сложения.

Устройство сложения с применением сумматора содержит выходные ключи 10 — 15, разрядные сумматоры 1б — 21 и инверторы 22—

27.

Сумма (5„.), образуется в два этапа.

209845

3 (S„); — i-ый разряд суммы в период времени 1„. (5, + -.); — 1-ый разряд суммы в период времени t + т; (Чк+ ф 1 — ВтОРОй ПЕРЕНОС В СтаРШИй 5 разрядный сумматор в период времени t,+ т.

Перенос в старший разрядный сумматор осуществляется в соответствии с выражением 10 (V.)с — 1 V ((.)С-;1\/(Vк)1„1= (д + ),1, которое реализуется на элементе 9 и диодной сборке 8.

При использовании предлагаемого разряд- 15 ного сумматора в устройстве, изображенном на фиг. 2, для реализации задачи вида 5 ==

/с ик Прн сперен > с перноссс с перен ВрЕМя

20 сквозного переноса, необходимое для получения окончательного результата; Т„,р„„— период поступления слагаемых возможны слу/

ЧаИ, КОГДа ФУНКЦИЯ (дк),.1/, (д,-)1 „1, РЕализуемая на элементе, равняется единице.

При этом в (i + 1) -м разряде результирующей суммы будет потеряна одна единица. Для устранения этого искажения введено запоминание «пропавшей» единицы переноса с после- 30 дующей передачей ее в старший разрядный сумматор в момент времени /к+ т при условии

/ (gк + ф-, 1 (Цк + -)(- 1 — — 0 при (с(„ )с, 1/ (q;)l 1 — 1 имеем

t//

«, + -.), „=1 à «. +,),„= О.

/ (д.- + т)1 1 может быть либо О, так как (С,), =О;

При этом либо 1.

Если (q, + т);+, О, то произойдет пере- 55 дача «пропавшей» единицы переноса без дальнейшего ее запоминания. Если (д,-+ ф-11 =

=-1, то произойдет дальнейшее запоминание

«пропавшей» единицы переноса на следуюf/ 60 щий такт (д, +2-.); 1 — 1 (до того момента, когда (q, + nт)1+1 — О. Таким образом осуществляется циклическое запоминание переноса с корректировкой возникшего искажения разрядной информации. 65

При невыполнении данного равенства происходит циклическое запоминание «пропавшей» единицы переноса на элементе 1 в соответствии с выражением

/ (1С»)Е+1/i t)l;1 / (Як )l+1/i (Q»)l+1 (Чк + «)с+1

Данное уравнение включает в себя все возможные случаи необходимости запоминания

«пропавшей» единицы переноса потому, что схема разрядного сумматора исключает воз- 45 можность выполнения равенства

/// (/Сск )l +1 Л (С(к)с-, 1 — 1>

Рассмотрим работу устройства сложения с применением сумматора накапливающего типа с циклическим запоминанием переноса (см. фиг, 2) .

Число в параллельном коде поступает на инверторы 22 — 27, управляемые знаком данного числа. На инверторах 22 и 28, находящихся левее старшего разряда числа, отсутствует разрядный вход и в случае отрицательного знака с них выдаются единицы. Эти инверторы реализуются на элементе 9. Инверторы 24 — 27, имеющие разрядный вход, реализуются на элементе 4.

На входы разрядных сумматоров 1б — 21 числа поступают в прямом или обратном коде в зависимости от знака числа. Результат сложения хранится в регистрах 14 разрядных сумматоров и поступает на вход как одно из слагаемых. При подаче управляющего сигнала на шину С сумма выдается через ключи 10—

15, реализуемые на элементах 1 — 8, а содержимое регистров разрядных сумматоров сбрасывается.

Рассматриваемое устройство сложения позволяет подавать на вход сумматоров 1б — 2( числа для накопления с каждым тактом. Под тактом понимается время, равное периоду генератора продвигающих импульсов (время задержки феррит-диодного элемента).

Время сложения а чисел с накоплением результирующей суммы на ранее известном комбинационном сумматоре последовательного действия будет равно

T1 — — т N° и, где т — период одного такта; N — разрядность результирующей суммы.

В устройстве это,вресмя равно

T2 — — т и+ Зт У.

Определим отношение времен (1 к W n N n

Т, к и+3 N n+3n

При ЗУ ((и получим — = N.

Т

Те

Таким образом, выигрыш во времени получается примерно в N раз.

Предмет изобретения

Параллельный накапливающий сумматор на феррит-диодных элементах, содержащий два полусумматора и логические элементы, отличающийся тем, что, с целью уменьшения времени операции накопления результирующей суммы, в нем выходы первой схемы совпадения соединены с выходами схем неравнозначности первого и второго полусумматсров, а выход этой схемы подключен к первой диодной сборке и ко второй схеме совпадения, выход которой через вторую диодную сборку подключен ко входу второй же схемы совпадения и ко второму входу первой диодной сборки, а один из входов схемы разделения соединен со входом второй и с выходом третьей схемы совпадения, другой вход схемы разделения подключен к выходу первой диодной сборки.

ЮО845

=Ф

Составитель Е. В. Максимов

Редактор Н. Джарагетти Техред T. П. Курилко Корректор О, Б. Тюрина

Заказ 906)2! Тираж 530 Подписное

ЦИИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Центр, пр. Серова, д. 4

Типография, пр. Сапунова, 2