Интегральная матрица на моп-транзисторах
О Й И С А Н И Е 342222
ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Оввз Свввтвкый
Социалистивввыыр
Рвопублыи
Зависимое от авт. свидетельства ¹
Заявлено 04.VI 1.1970 (№ 1458014/18-24) М. Кл. 6 l lс 11j40 с присоединением заявки №
Приоритет
Опубликовано 14.VI.1972. Бюллетень № 19
Дата опубликования описания З.VII.1972
Комитат по двлав иаобрвтвиий и открытий при Соввтв й1иииотрва
ССОР
УДК 681.327.66(088.8) Авторы изобретения
П. К. Атаиов и Г. Ф. Васильев
3 аяв.итель
ИНТЕГРАЛЬНАЯ МАТРИЦА НА МОЙ-ТРАНЗИСТОРАХ П редложен ная матрица относ ится а< области ав томатики и fBIIHlHсллтельной т xiHHKH и может найти широкое при ме нени е при, разработке наио пителей ра злинных запоминающих устрой сто.
Из вес1г ны схемы матриц ЗУ на МОП-тра нзисторах, представляющие собой в бо льши нст ве случаев набор inатических IpiHvIepoiB, объедивен н ых по стрюка м и стодбцам B матрицу.
iB матрицах со словарной ср ган изацией, у которых считьпвави1е и. запись Орои сходят через одни и те же разрядные шины, затворы проходных транзисторов, например, каждой строки, объединяются в числовую (адресную)
iIIIHiHy, а истоки (стоки) иа-aia ун ипо лярности транзистора каждого столбца объединяются в разрядные шины.
В известных матрицах, у которых выборка про изводиться по системе со впаде|ния, собственная схема запоминающих ячеек включает в,себя коорданатный транзистор.
Известные технические решения схемной структуры матриц памяти с координат ной организацией имеют следующие недостатки: о тносительно большое количеств о элементов на единицу информации при уменьшеныи количества IB HeIIIIHHlx вывело,дов, что усложняет топологию и соопветс пвенно сни иает процент выхода подных изделий; относительно невысокое быстродействие
:при уме ныше нии к оличест вз а ктIIiBHbIx элементо в Ha еди ннцу инф ормации ; большое 1количест в о пересече нии, затруд5 няющее технологию изготовления схем и псвы шающее стоимость изделий.
Целью изобретения я вляет ся уменьшение количества в не|шних в ьпводо в, повышение бы отродетпс гви|я, уменьшение количества актив10 ных элеме нто в на единицу информацнп и обеспечение резервиро вания каждой единицы информации в соопветст вующих группах.
Зта цель достигает ся путе м в ы несения коор ди натного тра нзисто ра иа состава за)поми15 наюпцей ячейки (триггера) и i представления
IAIaTrpHIJbI iB ни<де условных гр упп элементов матриц, объединенных по строкам в общие адресные шины, например в шины Х. При этом в разрядные шHiHbI каждого столбца по20,пар|но включены симметричные унпноля рные
МОП-т р а нзисторы,с объеди не н нымп затвор ами, общие точки которых объединены с co,oTlBBTcTвующими общими, точками, затворов транзисторных пар в других условных груп25 пах элемента в матриц. Эти о бъединенные точки для да иной схе м ы представляют вторую коо рд и нату, на пример коорд и нату Y, а од1нои)менные 1стоки и IHcTQIKH Kàæäoé пары туа нзиеторов отдельных условных груп п
30 матрицы объединены в общие шины «за342222
15 го
45 пись — считывание» одного из разрядов всех адpecoIB. Структура схе м ы мaITpHIllbl целесообразна с точки зрения организации накопителя ЗУ, так,как транзвсторы, включен1ные
IB разрядные (ди,ффузи о н ные) шины, я|вляются кроме того буфер ными, элементами, работающими на конкретную емкостную и нели ней но-омическую нагрузку, что в свою очередь, clHHIKlaeT требования к MoIIIHoc òè разряд|ных фо рмиро вателей записи информац и1и и обеспечивает возможность парафазной запи,,си информаци,и..
Предложенная матрица более техыолотич на по сравнению с из вестны1ми, так как ее изDQTQIBлеlHHe сводится IK изготовлению матрнц ы со сло варной орга низацией1 и с относителыно не болышой по количеству активных .ко<м п о не нто|в (транзисторов) лот,иче ской п рнста|вк ой, объединяющей в себе груп ну транзисторов. 3То .з начителыно уме|ньшает к оличеспво п ересеч ений по < тон кому oKHlcHîMó слою, так,как все Ilelpelce rения, связанные с организацией коор джйат11ой системы, ко н структи вно вы1полнщрщащ@на толстом маскирующе м диэлектричelcKIOXI слое.
I la фи г. 1 изо бражена Icxenra предложенной матрицы; на фиг. 2 — схема основного запоми нающего эл|еме|нта (ячейки).
Схема матрицы представляет собой, набор стат нче ских трипгеро в TI — Тз2, 063>eIJIIH,He,HIHblx в матрицу с координатной организацией выбории и разр ядо в по каждому адресу (гдето раув но ч ислу усло|в ных групп эленамelHTOB памят11 в матрице). Количество адресов о пределяется произ ведением чисел в ыходных мин (IKoopz.и на.ты Х и Y).
Схе ма осн о в нопо за помннающего элемента (ячеек и) представляет собакой трипгер с МОПнагрузкой и импулыс ны м питанием.
TpalH3HIcTopbr ПП,— ПП2 — выполняют роль .ключс|вых, а тра нз исторы ППз — ПП4 — роль
HairIpyaIo 1IHb1x транз исторо в. Проходные тра нзистора ПП5 — ПП6 каждой ячейки со в ме ст но,с парой коорди нат н ых транзи сторов образуют к оорди натную си стему |выборки. по каждому адресу.
Матриц а работает следующи м образом, При положи телыном питании, пода ва1емом на IIOJIJIOIKIKy относительно стоков нацрузочIHbIx тр анзи сторав, где объеди не ны и сток и илюче вых TpalH3IHcTopolB всех ячеек, и при отрHIIIBTeJIbIHQIM на пряже нии. смещения, подаваемом на объединенный вход нагрузочных тра нзисторов (отрицателыное относителыно подложив смещение может подаватьс я IB виде им пулысов, во сcTBHBIBJIHIBBIOIIIIIHx и нфор мацию), в режиме хра не1ния инфор мац ии на адре с ные щи вы (входы матрицы) через ад ре сные ключи подается положительное смеще.ние, вели чи на IKoTopol выби рается из условия сохра не ния и|нформации в не выбранных ячей!ках при записи,информации в выбранные ячейки. При. этом на обе разря д ные шины «запись — считывание» каждого разряда м ожет быть подан потенциал, б ли з(кий IK нулю,.
В режи ме «запись» íà lBxoglHble адресные ш и ны Х и У матрицы подается отрицательный потенциал (сипнал) выборки, а на разрядные ш ины сооTIBeTcTIBeílío пар афаз н ый один от носителыно Jlpylcого сигнал за|писи, т. е. на одну ши ну подается положи тельный сигнал, а IHa вторую отрицаTeJIlbHblH (достаточ но «0»).
Предмет изобретения
И(нтегралыная матрица на МОП-т ранзисторах, содержащая триггер ные ячейки, объеди ненные по разрядам и числам с пом ощью системы ш и н, отличающаяся ITelM, что, с целью уменыше ния количества IBbIIBoäolB, пю выше ния б ы стродейстзия и тех нологично сти, о на разделена на .группы по числу разрядов; каждый столбец гру ппы триггеров снабжен па рой сим мет1рично BwrroseiHIHr координатн ых TpalHaHIcTopoB с объединенны ми затворами, причем oJIIHomMeIHIHbre координатные транзи стор ы каж дой группы объединены о б щими. разрядны!ми ш и1на ми,, а общие затв|оры каждой пары кооpplинатlныx транзи|сторов соединены с соответствующими затворам|и коорди натных транзи сторов других тру1п п матрицы.
342222
Фм1
Фиг 2
Составитель Ю. Розенталь
Техред Л. Богданова
Редактор Л. Утехина
Корректор Л. Орлова
Типография, пр. Сапунова, 2
Заказ 2009)11 Изд. № 835 Тираж 406 Подписное
ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР
Москва, Ж-35, Раушская наб., д. 4)5
