Устройство вычитания

(и) 435523

ОПИСАНИЕ

ИЗОЫ ЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Реслублик (61) Зависимое от авт. свидетельства (22) Заявлено 27.10.72 (21) 1846820/18-24 с присоединеняем заявками № (32) Приоритет

Опубликовано 05.07.74. Бюллетень № 25

Дата опубликования описания 18.11.74 (51) М. Кл. G 061 7/385

Государственный камитвт

Саввта Министрав СССР аа делам изобретений н аткрытий (53) УДК 681.325.5 (088.8) (72 ) Авторы изобретения

В. 3. Ляхович, В. Л. Баранов, Э. Л. Онищенко и Н. К. Фереиец

Институт автоматики (71) Заявитель (54) УСТРОЙСТВО ВЫЧИТАНИЯ

Изобретение относится к вычислительной технике и предназначено для вычитания абсолютных величин двух чисел.

Известны устройства вычитания, содержащие динамические регистры, сумматор, первый вход которого соединен с выходом первого динамического регистра, а выход — со входом этого же регистра, два триггера, линию задержки и схему совпадения. Однако известные устройства сложны.

Цель изобретения — упрощение устройства.

Для достижения этой цели в предлагаемом устройстве единичный выход первого триггера соединен со вторым входом сумматора, а единичный вход — с выходом второго динамического регистра, первым входом схемы совпадения и со входом линии задержки. Выход последней подключен к единичному входу второго триггера, единичный выход которого соединен со вторым входом схемы совпадения, выход которой подключен ко входу второго динамического регистра, а нулевые входы обоих триггеров связаны с шиной сброса.

На чертеже изображена схема описываемого устройства.

Схема содержит триггеры 1 и 2, схемы совпадения 3, динамические регистры 4 и 5, элемент задержки 6, сумматор 7.

Устройство работает следующим образом.

В регистр 5 заносится уменьшаемое, а в регистр 4 — вычитаемое. Работа регистров 4 и 5 синхронизирована. Сигналом n-oro разряда регистра P триггеры 1 и 2 устанавливаются в нулевое состояние. Коды уменьшаемого и вычитаемого, начиная с младших разрядов, поступают на сумматор 7 и схему совпадения 3 соответственно. Пока триггер 2 находится в нулевом состоянии, код уменьшаемо1о го суммируется с нулевым и не изменяется.

Первая единица кода вычитаемого перебрасывает триггер 2 в единичное состояние. Теперь, начиная с этого, и ко всем старшим разрядам уменьшаемого прибавляется единица, 15 что аналогично вычитанию единицы в том разряде, где была единица в коде вычитаемого. Пройдя элемент задержки 6, эта единица перебрасывает триггер 1 в единичное состояние, и, начиная со следующего разряда, 20 код вычитаемого переписывается в динамический регистр. Эта операция повторяется столько раз, сколько единиц в коде вычитаемого.

Если уменьшаемое меньше вычитаемого, то результат получается в дополнительном коде.

25 Пример. Пусть необходимо вычислить разность 181 — 40= 141. Код уменьшаемого

181 (О... 0010110101) записывается в регистр

5, а код вычитаемого 40(0... 0000101000) в регистр 4. Первая младшая единица кода вы30 читаемого (в четвертом разряде) перебрасы435523

Составитель Н. Милославская

Корректор Л. Царькова

Техред В. Рыбалова

Редактор Н, Вирко

Заказ 3106/11 Изд. Ха 64 Тираж 624 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, )К-36, Раушская наб., д. 4/6

Типография, пр. Сапунова, 2 вает триггер 2 в единицу. Сумматор производит сложение:

0 . . . 0010110101

1 . . . 1111111000

0 . . . 0010101101

Этот результат записывается в регистре 5, а в регистр 4 записывается код (О... 0000100000). В следующей итерации единица кода, вычитаемого в шестом разряде, опять перебрасывает триггер 2 в единичное состояние. В динамический регистр 5 записывается результат сложения:

0 . . . 0010101101

1 . . . 1111100000

0 . . . 0010001101

Этот результат представляет собой двоичный код разности.

Предмет изобретения

Устройство вычитания, содержащее два динамических регистра, сумматор, первый вход которого соединен с выходом первого динамического регистра, а выход — со входом этого же регистра, два триггера, линию задержки и схему совпадения, отл и ч а ю ще еся тем, что, с целью упрощения устройства, единичный выход первого триггера соединен со вторым входом сумматора, а единичный вход — с выходом второго динамического регистра, первым входом схемы совпадения и со входом линии задержки, выход которой подключен к единичному входу второго триггера, единичный выход которого соединен со вторым входом схемы совпадения, выход которой подключен ко входу второго динамического регистра, а нулевые входы обоих триггеров связаны с шиной сброса.