Всесоюзная i

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Сова Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

Заявлено 27Х1.1969 (№ 1340297/18-24) М. Кл. G 061 7/39 с присоединением заявки №

Приоритет

Комитет по делам изобретений и открытий лри Совете Министров

СССР

Опубликовано 13.Х1!.1972. Бюллетень № 2 за 1973

Дата опубликования описания 21.II.1973

УДК, 681.325.57(088.8) Авторы изобретения

В. И. Жук, В. М. Златников и В. А. Кислинский

Заявитель

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ОБРАТНОЙ ВЕЛИЧИНЫ

НОРМАЛИЗОВАННОЙ ДВОИЧНОЙ ДРОБИ

Изобретение îTHGcHTcsi к области автоматики и вычислительной техники и предназначено для вычисления обратной величины нормализованной двоичной дроби с обнаружением ошибок.

Известны устройства для вычисления обратной величины нормализованной двоичной дроои, содержащие входные регистры, блок определения начального приближения оо;атпой величины, множительный блок, коммутатор прямого и обратного кодов, выходной регистр, блок управления. .Предложенное устройство отличается тем, что оно содержит цифровой компаратор равенства единице результатов первого шага итераций, блок фиксации заданной точности приближения и блок контроля количества верных разрядов в очередном приближении обратной величины, причем информационные входы цифрового компаратора соединены с выходами выходного регистра, а выходы — с информационными входами блока фиксации заданной точности приближения, выход которого соединен со входом блока управления, одна труппа входов указанного блока контроля соединена с выходом выходного регистра, а другая группа — с выходами блока определения начального приб.чижения и входного ,регистра, управляющие входы указанных блоков и цифрового. компаратора соединены с соответствующими выходами блока управления.

Это позволяет повысить достоверность результатов вычислений путем контроля результатов шагов итераций и уменьшить среднее количество итераций путем фиксации момента достижения заданной точности приближения.

Схема устройства изображена на чертеже.

Устройство содержит входные регистры 1, 2, блок 8 начального приолижения уе обрат1 ной величины у= —, множительный блок 4, х коммутатор 5 прямого и обратного кодов, выходной регистр 5, блок 7 управления, цифровой компаратор 8 равенства единице резуль15 татов первого шага итерации с точностью до разряда, определяемого номером итерации, блок 9 фиксации заданной точности приближения и блок 10 контроля количества верных разрядов в очередном приближении обратной величины.

Выходы 11 компаратора 8 соединены с информационными входами блока 9, выход которого соединен со входом 12 блока 7 управ25 ления. Одна группа информационных входов

18 блока 10 контроля соединена с выходом регистра 6, а другая группа информационных входов 14 блока 10 соединена с выходами блока 3 и регистра 2. Управляющие входы ре30 гистров 1, 2, б, множительного блока 4, ком362296 мутатора 5 соединены с соответствующими выходами 15 блока 7 управления. Управляющие входы компаратора 8 соединены с выходами 1б, 17 блока 7 управления, служащими для подачи меток первого шага итераций, выбранных для контроля. Управляющие входы блока 9 соединены с выходами 18, 19, 20 блока 7 управления, причем выход 18 служит для подачи метки первого шага всех итераций, а выходы 19, 20 — для подачи управляющих сигналов, задающих требуемую точность вычислений. Управляющие входы блока

10 контроля соединены с выходами 21 блока

7 управления, служащими для подачи меток второго шага итераций, выбранных для контроля. Компаратор 8 служит для контроля количества верных разрядов результатов первого шага итераций путем сравнения на равенство этих результатов и единицы с точностью, определяемой номером итерации. Осуществление такого сравнения обеспечено тем, что компаратор 8 выполнен в виде логического узла, определяющего несовпадение между собой значений контролируемых старших разрядов дробной части и инверсного значения разряда целых единиц в сравниваемом результате первого шага итераций, причем указанные контролируемые разряды составляют слова переменного формата, длина которого зависит от номера итераций. В связи с этим компаратор 8 имеет переменный формат, зависящий от номера итерации. В компараторе количества выходов 11 и выходов 22 равны количеству итераций, причем каждый выход 11 и 12 служит для выдачи в соответствующей итерации сигнала ошибки, который вырабатывается в случае нарушения указанного, равенства единицы и результата первого шага этой итерации, но формирование ситналов на выходах 40

11 не зависит от управляющих сигналов блока 7 управления.

Блок 9 фиксации заданной точности приближения выполнен из инверторов 23, соединенных с информационными входами блока 9, 45 элементов «И» 24, у которых информационные входы соединены с выходами инверторов 28, а управляющие входы — с выходами 18, 19, 20 блока 7 управления, элемента «ИЛИ» 25, у которого входы соединены с выходами элементов «И» 24, а выход служит выходом блока 9 и соединен со входом 12 блока 7 управления.

Блок10 контроля количества верных разрядов в очередном приближении обратной величины выполнен в виде сумматора 2б и цифрового компаратора 27 равенства нулю результатов, получаемых в сумматоре 2б на втором шаге итераций, с точностью до разряда, определяемого номером итерации.

Входы сумматора 2б служат входами блока 10, выходы сумматора 26 соединены с информационными входами компаратора 27, у которого управляющие входы соединены с выходами 21 блока 7 управления, а выходы 28

R,=1+a„ где

- =1 — ху (4)

Р

Максимальное по модулю значение погрешности определяется конструкцией блока 8 и равно (5) ), )pg g» (2 — ", где то — целое число, т )1.

С учетом выражений (3), (5) результат первого шага первой итерации должен удовлетворять двойному неравенству:

) — 2 т : Я . )+2 о, (6)

Компаратор 8 проверяет двойное неравенство (6) путем сравнения на равенство единицы и множителя R с точностью до величины 2 — ., т. е. с точностью до k -го разряда дробной части множителя R, где k< — mp — 1.

При этом контролируемые разряды множителя R с о0с тTа вBл яHю т T ч иНссл о о ф оoрpмMаaтTа, соответствующего первой итерации. Это число содержит разряд целых единиц и ki разрядов дробной части множителя R>. В случае нарушения являются выходами блока 10 и служат для выдачи сигнала ошибки в случае нарушения указанного неравенства нулю результатов, получаемых в сумматоре 2б на втором шаге итераций. Для осуществления указанного сравнения с нулем компаратор 27 выполнен с переменным форматом, зависящим от номера итерации.

Устройство работает следующим образом.

В исходном состоянии»а одном из выходов

19, 20 блока 7 управления устанавливается сигнал «1», разрешающий работу одного из элементов «И» 24. Таким образом задается требуемая точность результирующего приближения обратной величины.

В регистр 1 по входу 29 поступает делитель х, а на выходе блока 8 устанавливается величина уо начального приближения величины у = — (2- (х(1). В первом шаге (так1 те) первой итерации с помощью множительного блока 4 вычисляется величина:

Х,=ху„ (1) которая передается через коммутатор 5 в обратном коде.

Вследствие этого на выходе коммутатора получается первый множитель Rt бесконечного произведения:

R, =2.Х, =2 — ху,. (2)

Множитель R> принимается в регистр б, В формулах (1), (2) и в последующем изложении для простоты не учтены погрешности умножения и вычитания.

Множитель R, определяемый формулой (2), может быть выражен через относительную погрешность е начального приближения уо.

362296 (8) (9) (10) — 2 оо б0

65 гдЕ (18) т, =2т,. неравенства (6) компаратор 8 вырабатывает сигнал ошибки на одном из своих выходов 22, соответствующем первой итерации.

В начале второго шага (такта) первой итерации множитель из регистра б передается в регистр 2. В регистре 1 по-прежнему сохраняется делитель х, а блок 3 вырабатывает величину уо. Множительный блок 4 вычисляет первое приближение обратной величины gz..

У вЂ” УоК (7) Величина gz в прямом коде передается через коммутатор 5 и принимается в регистр б.

В соответствии с выражениями (3), (4), (7) величины уо и gz можно представить в виде: где,Гарантированные количества верных разрядов в величинах уо u gi с учетом (5) соответственно будут:

Ро —, По (11) Р, = m, — 1 = 2,— 1, . (12)

На вход сумматора 2б подаются: число у из регистра б и число уо с выхода блока 8.

Сумматор вычисляет модуль разности этих чисел:

5, = (у, — у = у )о — я,(, (13)

С учетом (5), (10) получим при уп,„= 2:

0- = = у — уоl(2 " =2 " (14)

Компаратор 27 проверяет выполнение неравенства (14) путем сравнения на равенство нулю величины S< с точностью до величины

2, т. е. с точностью до ро-ro разряда дробной части величины Sz. Это сравнение основано на проверке равенства нулю числа, расположенного в то старших разрядов величины

S!, включая разряд целых единиц. В случае нарушения неравенства (14) компаратор 27 вырабатывает на выходе 28 сигнал ошибки в ! ервой итерации.

В первом шаге второй итерации величина у из регистра б передается в регистр 2. В регистре 1 сохраняется делитель х. С помощью множительного блока 4 и коммутатора 5 вычисляется второй множитель R> бесконечного произведения:

4, =2 — ху„ (15) который принимается в регистр б.

С учетом (9), (10) множитель R можно представить в виде:

1 о — 1 + — 1 + о. (16)

С учетом (5), (16) должно выполняться условие: — 2 m, (R (1+2 m, (17) 5

Компаратор 8 проверяет условие (18) и в случае его невыполнения вырабатывает сигнал ошибки на одном из своих выходов 22, соответствующем второй итерации. При этом контролируемые разряды множителя R составляют число формата, соответствующего второй итерации. Это число содержит m разрядов, включая разряд целых единиц, и Й старших разрядов дробной части, где kz ——

=m,— 1.

Во втором шаге второй итерации множитель R поступает с регистра 1, а в регистре 2 сохраняется число у . С помощью множительного блока 4 и коммутатора 5 вычисляется второе приближение уо обратной величины:

У,=УЯ,. (19) которое поступает в регистр б.

На вход сумматора 2б подаются число у> из регистра б и число у из регистра 2. Сумматор вычисляет модуль разности этих чисел:

5, = у,— у, . (20)

При этом с учетом (12) должно выполняться условие:

0 S(— < Ц=2". (21

Компаратор 27 проверяет неравенство (21) и в случае его невыполнения вырабатывает на выходе 28 сигнал ошибки во второй итерации.

В первом шаге третьей итерации в регистр

1 поступает делитель х, а в регистр 2 передается число уо из регистра б, и итерационный процесс продолжается, как во второй итерации.

Контроль и фиксация момента достижения требуемой точности приближения у;+ на (1+ 1) -й итерации . производится блоком 9 следующим образом.

При отсутствии ошибок в,первом шаге некоторой итерации на соответствующем этой итерации выходе ll компаратора 8 формируется сигнал «О», а на выходе инвертора 28, соединенного с указанным выходом компаратора 8, формируется сигнал «1». Когда этот сигнал «1» появится в первом шаге некоторой итерации на входе этого элемента «И» 24, который выбран в исходном состоянии устройства управляющими сигналами с выходов 19, 20 блока 7 управления, то на выходе элемента

«ИЛИ» 25 сформируется сигнал «1», который подается на вход 12 блока 7 управления и останавливает итерационный процесс после выполнения второго шага этой итераци, Предмет изобретения

Устройство дчя вычисления обратной величины нормализованной двоичной дроби, содержащее входные регистры, блок определения начального приближения обратной величины, входы которого соединены с выходами одного из входных регистров, множительный блок, информационные входы которого соединены с выходами входных регистров и блока

362296 /о

l !

Составитель В. Игнатущенко

Техред Т. Миронова

Корректоры: О. Тюрина и Н. Прокуратова

Редактор Б. Нанкина

Заказ 316/9 Изд. № 1130 Тираж 404 Подписное

ЦНИИПИ Комитета по делан изобретений и открытий при Совете Министров СССР

Москва, Я(-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2 определения начального приближения, коммутатор,прямого и обратного кодов, информационные входы которого соединены с выходами множительного блока, выходной регистр, информационные входы которого соединены с выходами коммутатора, блок управления, выходы которого соединены с управляющими входами указанных регистров, блоков и коммутатора, отличающееся тем, что, с целью повышения достоверности результатов вычислений и уменьшения среднего количества итераций, оно содержит цифровой компаратор равенства единице результатов первого шага итераций, блок фикса|ции заданной точности приближения и блок контроля количества верных разрядов в очередном приближении обратной величины, причем информационные входы цифрового компаратора соединены с выходами выходного регистра, а выходы — с

5 информационными входами блока фиксации заданной точности приближения, выход которого соединен со входом блока управления, одна группа входов указанного олока контроля соединена с выходом выходного регистра, 10 а другая группа — с выходами блока определения начального приближения и входного регистра, управляющие входы указанных блоков и цифрового компаратора соединены с соответствующими выходами блока управления.