Устройство встроенного контроля дешифратора
О П И С А Н И Е 3l2262 изоыят и н и я
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
6сюз Ссветскив
Социалистических
Республик
Зависимое от авт. свидетельства №
Заявлено 12 1.1970 (№ 1395430/18-24) с присоединением заявки №
Приоритет
Опубликовано 19Л 1!1.1971. Бюллетень ¹ 25
Дата опубликования описания 07.Х.1971
МПК G 06f 11/00
Комитет по лелем изооретений н открытий при Совете Министров
СССР
УДК 658.562:533(088.8) Авторы изобретения
Г. Ф. Руденко и 10. И. Пискун
Заявитель
УСТРОЙСТВО ВСТРОЕННОГО КОНТРОЛЯ ДЕШИФРАТОРА
Изобретение может быть использовано в автоматике, телемеханике, вычислительHой тех нике, технике связи и других.
Известное устройство контроля дешифратора, выполненное в виде анализатора информации, поступающей с выходов дешифратора, имеет относительно сложенную схему.
Цель изобретения — упрощение схемы.
Достигается это тем, что устройство состоит из двух диодных ячеек, имеющих по п входов каждая и двух логических схем «НЕ», соединенных между собой так, что каждый пз и выходов дешифратора подключен к одному из п входов первой диодной ячейки через резистор и к од ному из п входов второй диодной ячейки — непосредственно, выход первой диодной ячейки соединен со входом первой логической схемы «НЕ», а выход второй диодной ячейки через резистор — со входом второй логической схемы «НЕ», выход первой схемы «НЕ» через резистор подключен также ко входу второй логической схемы «НЕ», выход которой является выходом устройства.
Схема предлагаемого устройства встрое нного контроля дешифратора для случая, когда выходные сигналы дешифратора имеют отрицательную полярность, изображена на чертеже.
Выходы дешифратора, количество которых равно и, связаны с его входами, количество которых равно 2ьи зависимостью п=2" .
Устройство встроенного контроля дешифра5 тора состоит из двух диодных ячеек 1 и 2, двух логических «НЕ» 8 и 4 и резисторов 5, 6, 7, 8, 9.
Величина сопротивления каждого резистора выбирается максимально возможной, что10 оы прп одновременном наличии сигнала на двух или более выходах дешифратора илп при одновременном отсутствии сигнала на всех его выходах логическая схема «НЕ» изменяла бы свое состояние.
15 В исправном дешпфраторе сигнал должен появляться только на одном определенном его выходе. В этом случае триод схемы 3 закрыт, так как тока от одного сигнала с определенного выхода дешифратора недостаточ20 по для его открывания, а триод схемы 4 открыт, так как токи от сигналов схемы 3 и ячейки 2 суммируются на его входе.
Наиболее вероятные неисправности дешифратора могут быть обнаружены по двум при25 знакам. Первый признак — одновременное появление сигналов па двух плп более выходах. дешифратора, второй — отсутс впc сигнала на всех его выходах. При одновременном появлении сигнала на двух или оолее
30 выходах дешифратора триод логической схс3!2262
Составитель В. Кудрявцев
Редактор Н. М. Спиридонова Текред Л. Л. Евдонов Корректор Н. Рождественская
Заказ 2753/3 Изд. ¹ 1136 Тираж 473 Подписное
ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров ССС1
Москва, Ж-35, Раугпская иаб., д. 4/5
Типография, пр. Сапунова, 2 мы 3 открывается, так как токи на его входе суммируются, а триод логической схемы 4 закрывается, что свидетельствует о неисправности.
В случае отсутствия сигнала на всех выходах дешифратора, а значит и на выходе ячейки 2, триод схемы 4 тоже будет заперт, что также свидетельствует о неисправности дешифратора.
Предмет изобретения
Устройство встроенного контроля дешифратора на и выходов, содер>кащее диодные ячейки, логические схемы «НЕ» и. резисторы, отличающееся тем, что, с целью упрощения схемы, оно состоит из двух диодных ячеек, имеющих по п входов каждая, и двух логических схем «НЕ», соединенных между собой так, что каждый из и выходов дешифратора
5 подключен к одному из и входов первой диодной ячейки через резистор и к одному из п входов второй диодной, ячейки — непосредственно, выход первой диодной ячейки соединен со входом первой логической схемы
lo «НЕ», а выход второй, диодной ячейки через резистор — со входом второй логической схемы «НЕ», выход первой схемы «НЕ» через резистор подключен также ко входу второй логической схемы кНЕ», выход которой яв15 ляется выходом устройства.
