Патент ссср 415660

Ф

415660

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВКДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства ¹

Заявлено 10.Ч11.1972 (№ 1810569/18-24) М. Кл. С 06f 7/385 с присоединением заявки ¹

Приоритет

Опубликовано 15.11.1974. Бюллетень ¹ 6

Дата опубликования описания 20Л I.1974

Государстеенный комитет

Совета Министров СССР оа делам изаоретений н открытий

УДЕ, 681.325.55(088.8) Авторы изобретения

А. П. Войтер, В. И. Корнейчук, В. П. Тарасенко и Б. П. Хижинский

Заявитель

Киевский ордена Ленина политехнический институт им. 50-летия Великой Октябрьской социалистической революции

УСТРОЙСТВО ДЛЯ СУММИРОВАНИЯ

Предлагаемое изобретение относится к области вычислительной техники и может быть использовано в цифровых вычислительных машинах повышенной надежности.

Известно устройство для суммирования, содержащее регистры первого и второго операндов, регистр результата, пг-разрядный сумматор, выходы каждых k разрядов которого соединены со схемой контроля, и схему управления.

Известное устройство имеет недостаточно высокую надежность работы.

В предложенное устройство введены коммутатор операндов, первый и второй входы которого соединены соответственно с выходами регистров первого и второго операндов, третий вход — с первым выходом схемы управления, а выход — с информационными входами сумматора. Вход регистра отказов соединен с выходом схемы контроля, а выход — со входом схемы управления. Первый вход коммутатора результата соединен с выходами сумматора, а второй вход — со вторым выходом схемы управления, третий выход которой подключен к управляющим входам каждой группы из /: разрядов сумматора.

На чертеже представлена блок-схема предлагаемого устройства.

Предлагаемое устройство для суммирования состоит из комбинационного сумматора 1 на гг разрядов, разделенного на пг узлов 2 по /: разрядов так, что k=n. Выходы узлов подключены ко входам коммутатора результата 3 и ко входам схемы контроля 4, выходы которой соединены со входами регистра отказов 5. Выходы этого регистра связаны со входами схемы управления 6. Ко входам коммутатора 7 операндов подключены выходы регистров операндов 8 и 9 и выходы схемы управления.

10 Выходы коммутатора 7 соединены со входами узлов, к которым также подключены другие выходы схемы управления. Кроме того, еще одна группа выходов схемы управления связана со входами коммутатора результата 3, 15 выходы которого подключены, в свою очередь, ко входам регистра результата 10.

При исправности всех разрядов комбинационного сумматора 1 на выходах схемы контроля 4 сигнал ошибки не возникает и в ре20 гистре отказов 5 записывается код, под действием которого схема управления 6 обеспечивает работу суммирующего блока в обычном режиме, т. е. в режиме работы известного устройства для суммирования. При выходе из

25 строя одного нлп нескольких разрядов сумм» тора схема контроля выдает на регистр о1казов 5 код, указывающий те узлы 2 комбинационного сумматора 1, в которых произошли отказы. По этому коду схема управления G

30 отключает узлы с отказавшими разрядами

415660 ())) — /) /г /

Предмет изобретения

Тираж 624

ЦНИИПИ Заказ 1402, 9 Изд. № 1277

Подписное

Типография, пр. Сапунова, 2

3 (отключение происходит даже в случае отказа одного разряда).

Предположим, что отказали разряды v, l узлах (l(m). Тогда схема управления откл)очит эти узлы, я из остявшHxc:ë исправных (m — /) узлов скоммутирует сумматор ия (m — l) k разрядов (коммутация сводится к замыканию цепочки переноса) . Чтобы рсзультат при это;,1 получался с то шостью до

n-ro двоичного разряда, cyi :мйроваиие производится в несколько тактов.

В первом такте схема управления выдает ня коммутатор операндов 7 код, согласно которому этот коммута;„р подключит ко входам (m — /) /г разрядного су м м атор а (m — l) /г младших разрядов регистров операндов, и зятем схема упряВлеиия Вы 1яет коаlяиду 1 l счожение. Под воздействием сигнала нз схе».ы управления коммутатор результата передаст полученную сумму в (т — (1/а младших разрядов регистра результата 10. Если в перво",. такте возникнет единица перенося из (m — )k разряда, то она подастся I)o втором такте в перВын разряд сумма оря.

Во втором такте схема управления подключает ко входа)н сумматора разряды регистров операндов, начиная с (m — l)k+ 1 и до

2 (m — l) k-ro !31«l!o IH i e l !Io. Cxel! I yl!ряв cиия 6 во втором такте выдает упрявляющий сигнал 113 коммутятор рр.3уль! Ятя 3, кото13. подключает выходы су. .!;i:яторя и разряд;)м pcI!le!pa результата 10, III!:-)ни:-,! с ()n — /)k — 1 и до 2(m — /)/:-го вк.1!о !нтсл:!1<;. 11;! этом зякянчи)3яется 13 ОрОЙ такт. и сс Ill ири этоа! )3!) .Ilèêë единица перенося из (111 — /)/. -го ряда, то она в следую !См тяк)с поступ)п )I.! вход первого разряда сумматора и т. д. до тех пор, пока не просуммируются все разряды слагаемых. Число тактов при этом составляет

Таким образом, дан;е в наихудшем случае—

10 выходе из строя (m — 1) -го узла — суммирую1ций блок работает с постоянной точность)о, ря13иой п двоичным разрядам.

Устройс!во для суммирования, содержащее регистры первого и второго операндов, регистр результата, m-разрядный сумматор, вы20 ходы каждых k разрядов которого соединены со схемой контроля, и схему управления, отл и ч я ю щ е е с я тем, по, с целью повышения н1!дежиости, в него введены коммутатор операндов, первый и второй входы которого

25 соединены соответственно с выходами регистров первого и второго операндов, третий ьход — с первым выходом схемы управления, а выход — с информационными входами сумма.оря; регистр отказов, вход которого соеди30 иси с выходом схемы контроля, а выход — со входом схемы управления; и коммутатор результ)та), первый вход которого соединен с выход:;,)и суп.ма!оря, я второй вход — со вторым выходом с ему управления, третий вы35 ход которой и!)дl«!н) !Си и упрЯВл)110!Цнм Вход".м к:III äîé группы из /г разрядов сумматора.