Гасесоюзная it?btho-'u:k;iii-i^:iim

Авторы патента:

В. М. Никитенко, Б. В. Саинчина , В. Г. Масол Институт автоматики

G06F7/50 - для сложения; для вычитания (G06F 7/49,G06F 7/544- G06F 7/556 имеют преимущество)

375644

О П И С А Н И Е

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

Заявлено 07.Х11.1970 (№ 1498372/18-24) с присоединением заявки № ,Приоритет

Опубликовано 23Л11.1973. Бюллетень № 16

Дата опубликования описания ЗОХ.1973

М. Кл. G 0617/385

Комитет оо делам иаобретеиий и открытий ори Совете Мииистров

СССР

УДК 681.325.54 (088.8) Авторы изобретения

В. М. Никитенко, Б. В. Саинчина и В. Г. Масол

Институт автоматики

Заявитель

СУММАТОР

Изобретение относится,к обл асти автоматики и вычислительной техники и может быть использовано при реализации технических средств автоматики и вычислительной техники.

Известны .сумматоры, содержащие схему сложения, один из входов которой связан с выходом блока преобразования кодов, другой из ее входов вЂ” с входной шиной устройства, а входы управления схемы сложения и блока преобразования кодов соединены с выходом блока управления, и два динамических регистра.

Предложенное устройство отличается тем, что в нем использован один динамический регистр, вход которого связан с выходом схемы сложения, а выход вЂ” с входом блока преобразования кодов, причем выход блока,преобразования кодов через линию задержки соед инен с третьим входом схемы сложения.

Это позволяет упростить устройство.

Блок-схема сумматора показа на на чертеже.

Динамический, регистр 1 своим выходом подключен к входу блока 2 преобразования кодов, выход кото рого соединен с одним входом схемы 8 сложения, а через линию 4 задержки вЂ” с другим ее входом. Выход схемы сложения связали с входом д инамического регистра 1, управляющие входы схемы сложения и блока преоб разова ния кодов вЂ” с выходом блока 5 управления.

Устройство работает следующим образом.

Слагаемые заносятся в динамический ре5 гистр 1 через схему 8 сложения по ее третьему входу так, что разряды одного слагаемого размещаются между, разрядами другого и хранятся там, ц и ркулируя через блок преобразования кодов и схему сложения. По

10 сигналу блока управления слагаемые с ди намического регистра через блок преобразования кодов, где, в случае их отрицательных значений, они преобразуются в дополнительный код, подаются на входы схемы, сложения, 15 одно вЂ” непосредственно, а другое вЂ” через линию задержки. Таким образом, на вход схемы сложения одноименные, разряды обоих слагаемых поступают одновременно. С,выхода схемы сложения сумма либо сразу по20 дается на выход, либо заносится в,динамический регистр.

Предмет изобретения

Сумматор, содержащий схему сложения, 25 один из входов которой связан с выходом блока преобразования кодов, а другой вЂ” с входной шиной устройства, причем входы управления схемы сложения и блока преобразования кодов соединены с выходом блока

30 управления, и динамический регистр, отлича375644

Составитель В, Белкин

Техред Т. Курнлко

Редактор И. Грузова

Корректор О. Усова

Заказ 1554/14 Изд. № 1351 Тираж 647 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр, Сапунова, 2 юи1ийся тем, что, с целью упрощения устройства, в нем третий вход схемы сложения связан с выходом блока преобразования через ливонию задержками, а .выход вЂ” с входом динамического регистра, выход которого связан с входом блока преобразования кодов.

Двухразрядный комбинационный сумматор // 374600

Устройство для сложения цифр, представленных фазо- импульсным десятичным кодом // 370606

Устройство для вычитания // 370605

Есоюзн.ац i пдт1:нш-1шр - кд1| виблио"ск^."""| // 368600

Патент 365704 // 365704

Союзная i;:t--v,^;rv;!-t>&e^^?okaj^,-•••. '.г- .; •< if-- -г-'-.' *r,'vt:-,\,;it'/; f~i^fi // 360662

Двоичный сумматор с контролем по модулю 3 // 358697

Сумматор параллельного действия // 351214

Арифметическое устройство // 347758

Способ сложения-вычитания чисел, кодируемых сигналами, и устройство для его осуществления // 2109325

Изобретение относится к автоматике и вычислительной технике и может быть использовано в дискретных автоматах для сложения - вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Сумматор кодов "1 из n" // 2129730

Изобретение относится к цифровой связи, автоматике и вычислительной технике и может быть использовано при реализации параллельных выделителей канальных цифровых сигналов, устройств сигнализации и устройств для подсчета количества единиц в двоичной комбинации

Нейропроцессор, устройство для вычисления функций насыщения, вычислительное устройство и сумматор // 2131145

Вычислительное устройство // 2132083

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении универсальных и специализированных управляющих устройств, а также вычислительных устройств

Способ полного сложения - вычитания чисел, кодируемых сигналами, и устройство для его осуществления // 2132566

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в дискретных автоматах для сложения-вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Способ суммирования чисел // 2145113

Изобретение относится к вычислительной технике, в частности к способам суммирования чисел, и может быть использовано при построении арифметических устройств ЭВМ для повышения их быстродействия

Схема ускоренного переноса (варианты) // 2149443

Изобретение относится к электронике и предназначено для использования в сумматорах чисел в двоичном представлении

Одноразрядный сумматор на моп транзисторах // 2152641

Изобретение относится к вычислительной технике и может быть использовано при проектировании вычислительных узлов в составе специализированных БИС на основе МОП транзисторов

Схема ускоренного переноса (варианты) // 2155371

Реконфигурируемый асинхронный сумматор-умножитель // 2159464

Изобретение относится к техническим средствам информатики и вычислительной техники и может быть использовано в высокоскоростных арифметико-логических устройствах, в том числе для вычисления быстрого преобразования Фурье и сверток по методу Винограда