Устройство для усреднения вызванных откликов!,:k.-.

36I46I

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства ¹â€”

Заявлено 20. т 11,1970 (№ 1460020/18-24) с присоединением заявки №вЂ”

Приоритет—.Ч. Кл. С 06f 15, 20

Комитет по лелем изобретений н открытий ори Совете Министров

СССР

Опубликовано 07.XII.1972. Бюллетень № 1 за 1973

УДК 681.325(088.8) Дата опубликования описания 16.111.1973

Автор изобретения

В. Г. Кривенко

Заявитель

Специальное конструкторское бюро биологического приборостроения АН СССР

УСТРОЙСТВО ДЛЯ УСРЕДНЕНИЯ

ВЫЗВАННЫХ ОТКЛИКОВ

Предлагаемое устройство относится к специализированным вычислительным устройсгвам, может быть использовано в системах синхронного статистического анализа откликов биологических объектов. 5

Известны устройства для усреднения, вызванных откликов биологических объектов, содержащие преобразователь исследуемых сигналов в цифровую форму, суммирующее и запоминающее устройства, устройства управления и вывода.

Такие устройства не могут вырабатывать стимулирующие воздействия со стохастическим характером следования, что не позволяет добиться значительного уменьшения мощности фоновой активности из-за адаптации биологических объектов.

Предлагаемое устройство отличается тем, что выходная шина одного разряда ячеек запоминающего устройства соединена со вхо- 2О дом сумматора по модулю два, управляемого дешифратором состояний адресного регистра запоминающего устройства, и через ключевую схему — со входом ячейки кратковременной памяти, выход которого присоединен ко входу записи упомянутого разряда запоминающего устройства, причем второй вход ключевой схемы присоединен к выходу сумматора по модулю два, а сигнал запуска внешнего источника стимулирующего воздей- ЗО ствия образуется на выходе схемы совпадения, на один вход которой подается сигнал разряда запоминающего устройства, а на другой — выходной сигнал дешифратора состояний адресного регистра этого запоминающего устройства.

Сигнал запуска источника стимулирующего воздействия снимается с выхода вспомогательного триггера через схему совпадения, на второй -вход которой подается сигнал индикации нулевого состояния адресного регистра, причем разрешение на прием выходного сигнала разряда запоминающего устройства во вспомогательный триггер поступает с выхода дешифратора состояний адресного регистра.

Усреднитель содержит управляющий триггер, устанавливаемый в единичное состояние импульсом, поступающим на запуск внешнего источника стимулирующего воздействия, нулевой выход управляющего триггера присоединен ко входу схемы совпадения, на второй вход которой поступает сигнал с выхода дешифратора двух состояний адресного регистра запоминающего устройства, соответствующего большому номеру адреса запоминающего устройства, а выход схемы совпадения присоединен к шине сброса в ноль этого адресного регистра, причем сигнал индикации нулевого состояния адресного регистра сбрасывает в ноль управляющий триггер, 361461

Единичный выход управляющего триггера присоединен к разрешающему входу суммирующего устройства.

Это позволяет задавать не только равномерный, Io .и случайный характер следования стимулирующих воздействий и ускорить усреднение вызванных откликов, Блок-схема предлагаемого устройства изображена на чертеже.

Усреднитель вызванных откликов состоит из аналого-цифрового преобразователя 1, сjlIWIIBTO )3 2, Uифрового запоминающего уcTройства 3, адресного регистра 4 этого запоминающего устройстьа, дешифратора 5 состояний адресного регистра, ячейка б кратковременного хранения информации, триггеров

7 и 8, одноразрядного сумматора по модулю два 9 ключевой схемы 10 и схем совпадения

11 и 12. В состав усреднителя входят также устройства управления 18 и вывода 14.

Исследуемый процесс поступает на аналого-цифровой преобразователь 1. Выход последнего присоединен ко входу сумматора 2, второй вход которого присоединен к выходу цифрового запоминающего устройства 8. Выходные шины сумматора присоединены ко входным шинам запоминающего устройства.

Цифровое запоминающее устройство представляет собой обычное запоминающее устройство, например, на ферромагнитных элементах, Разряды каждой его ячейки условно разбивают на две части. Один разряд (назовем его вспомогательным) каждой ячейки предназначен для выработки псевдослучайной последовательности импульсов. Выход этого разряда присоединен ко входу первого триггера 7, ко входу сумматора по модулю два 9 и ко входу ключевой схемы 10.

Вход вспомогательного разряда запоминающего устройства присоединен к выходу ячейки б кратковременного хранения информации (таким устройством может быть, например, обычный триггер). Остальные разряды (например, 15 и разрядов) предназначены для хранения накапливаемых значений вызванных откликов. Эти разряды обмениваются информацией только с сумматором 2.

Адресный регистр 4, представляющий собой обычный счетчик импульсов, соединен с соответствующими входами запоминающего устройства 8 и с дешифратором 5, выполненным по обычной схеме. Дешифратор устанавливает соответствие состояния адресного регистра двум выбранным числам (например, трем и двадцати). Один из двух выходов дешифратора, соответствующий меньшему числ, присоединен к стробирующему входу сумматора 9. Другой его выход соединен со стробирующим входом триггера 7, с управляющим входом сумматора 9 и со входом второй схемы совпадений 12. Одноразрядный . матор 9 представляет собой простейшую схему для выполнения этой логическои о рации. Он может быть выполнен, например, в виде счетного триггера со схемой совпадений на входе, разрешающей или запрещающей

4 суммирование по модулю два. Выход сумматора 9 соединен со вторым входом ключевой схемы 10, выход которой присоединен ко входу триггера б. Ключевая схема представляет

5 собой простую логическую схему, передающую на выход сигналы первого или второго входов в зависимости от управляющего сигнала, Ее управляющий вход присоединен к шине 15 индикации нулевого состояния ад10 ресного регистра 4. Эта шина присоединена также ко входу сброса триггера 8, ко входу схемы совпадения 11 и к устройству управления 18. Выход ключевой схемы присоединен ко входу ячейки б, стробирующий вход кото15 рой соединен с управляющим выходом запоминающего устройства 8. Сигнал на стробирующем входе ячейки б появляется по окончании цикла записи в любую ячейку устройства 8. Выход триггера 7 подсоединен ко вто20 рому входу схемы совпадения ll, выход которой соединен с установочным входом триггера 8 и с выходной шиной, подающей сигнал запуска на внешний источник стимулирующеio воздействия. Единичный выход триггера 8 присоединен к управляющему входу сумматора 9 а.иевлевой — ко второму входу схемы

\ т совпадений 12. Выход схемы совпадений 1 присоединен к шине сброса в нуль адресного регистра 4.

ЗО Устройство управления 18, соединенное с аналого-цифровым преобразователем 1, сумматором 2, запоминающим устройством 8, адресным регистром 4, устройством вывода

14, управляет работой этих устройств. Уст35 ройство вывода, соединенное с сумматором 2, выводит результаты усреднения по окончании анализа исследуемых данных. В простейшем случае устройство вывода представляет собой осциллоскоп.

40 Устройство управления 18, периодически вызывающее прибавление единицы к содержимому адресного регистра 4, по каждому импульсу увеличения адреса выдает команду запуска аналого-цифрового преобразовате45 ля 1, команду считывания содержимого данного адреса запоминающего устройства 8, команду суммирования этого содержимого с результатом аналого-цифрового преобразования и команду записи результата суммирования по тому же адресу запоминающего устройства. Полный проход по всем ячейкам (адресам) запоминающего устройства, составляет цикл работы усрсднителя. Конец цикла отмечается появлением сигнала на шине 15 индикации нулевого состояния адресного регистра.

Сумматор 2 складывает выборки входного процесса с содержимым ячеек запоминающего устройства только в том случае, если триг60 гер 8 находится в единичном состоянии.

В противном случае содержимое ячеек запоминающего устройства не изменяется. Триггер 8 устанавливается в единичное состояние выходным сигналом схемы совпадений 11.

65 Одновременно этот сигнал запускает источ361461

65 ник стимулирующего воздействия; при этом усреднитель выполняет один цикл накопления. По окончании цикла сигналом индикации нулевого состояния адресного регистра 4 триггер 8 устанавливается в нуль, запрещая складывание входных данных с содержимым ячеек запоминающего устройства 8 и разрешая прохождение сигнала с выхода дешифратора 5 на шину сброса адресного регистра 4 через схему совпадений 12. В остальном работа устройств усреднителя в этом случае не отличается от описанной ранее. Псевдослучайная последовательность импульсов, Iloявляющаяся на выходе схемы совпадений 11, образуется во вспомогательном разряде запоминающего устройства 8 одновременно с выполнением основных операций, описанных выше. 3а один проход по ячейкам запоминающего устройства выполняется один такт работы генератора псевдослучайной последовательности. Результатом любого такта может оказаться появление на выходе схемы совпадений 11 не более одного импульса запуска источника стимулирующего воздействия.

Устройства, связанные со вспомогательным разрядом запоминающего устройства 8, работают в каждом элементарном цикле следующим образом. При опросе любой ячейки запоминающего устройства число, считанное из данной ячейки, остается в числовом регистре, а в ячейку записывается цифра, находящаяся в ячеике б. По окончании записи в любую ячейку запоминающего устройства стробирующий сигнал из этого устройства устанавливает триггер в состояние, определяемое выходным сигналом ключевой схемы 10. Состояние ячейки б при этом определяется содержимым вспомогательного разряда предыдущей по номеру ячейки устройства

8, кроме того элементарного цикла, в котором на втором выходе дешифратора адреса 5 появляется сигнал. Тогда ячейка б устанавливается через ключевую схему 10 в состояние, соответствующее выходному сигналу сумматора по модулю два 9. Выходной сигнал сумматора 9 зависит от содержимого ячеек, номера которых соответствуют появлению сигналов на первом и втором выходах дешифратор а 5. При появлении сигнала на стробирующем входе сумматора 9 последний принимает первое слагаемое из устройства 8.

Появление сигнала на втором выходе дешифратора 5, т. е. на управляющем входе сумматора 9, вызывает проведение операции суммирования по модулю 12 на сброс адресного регистра 4. В этом случае усреднитель выполняет укороченный цикл работы, начиная сразу же новый цикл; в укороченном цикле входная информация не накапливается. Когда из впомогательного разряда последней ячейки укороченного цикла по шине lб вспомогательного разряда запоминающего устройства 8 считыва тся единица, она устанавливает триггер 7 B единичное состояние. По

50 сигналу индикации нуля адресного регистра 4 эта единица из триггера 7 поступает через схему совпадений 11 на запуск источника стимулирующего воздействия и на установку триггера 9 в единичное состояние. Таким образом в сумматоре 2 накапливается очередной отклик. До окончания полного цикла триггер 8 блокирует схему совпадений

12, препятствуя сбросу адресного регистра 4 в середине цикла. Сигнал индикации нулевого состояния адресного регистра, появляющийся в конце цикла на шине 15, сбрасывает в ноль триггер 8 и устанавливает ячейку б через ключевую схему 10 в состояние, соответствующее выходному сигналу сумматора по модулю два 9. B начале нового цикла это состояние ячейки б записывается в первую по номеру ячейку запоминающего устройства 8.

Таким образом, в дополнительный разряд первой ячейки устройства 8 всегда записывается выходной сигнал сумматора, а в остальных ячейках происходит перезапись в каждом цикле содержимого ячеек в следующие по номеру ячейки. Это обеспечивает рециркуляцию информации в данном разряде ячеек устройства 8 и выработку псевдослучайной последовательности запускающих стимуляторов импульсов. Как было описано, генерирование последовательности не прекращается .и в тех циклах, в которых накапливаются отклики, поэтому вероятностный закон следования импульсов запуска не нарушается и ни один импульс не пропадает. Для обеспечения правильной работы усреднителя в исходном состоянии сумматор 2, адресный регистр 4, триггеры 7, 8 и сумматор по модулю два 9 устанавливаются в нулевое состояние, содержимое всех ячеек запоминающего устройства 8 равно нулю, а ячейка б устанавливается в единицу. После пуска в работу по выполнении нужного числа накоплений откликов, количество которых может быть подсчитано по количеству импульсов запуска источника стимулирующего воздействия, в ячейках запоминающего устройства накапливается результирующая кривая усредненного отклика исследуемого объекта на раздражитель. Результат выводится из ячеек устройства 8 на устройство 14 по командам из устройства управления 18.

Предмет изобретения

Устройство для усреднения вызванных откликов, содержащее аналого-цифровой преобразователь, суммирующее устройство, запоминающее устройство, соединенное с адресным регистром и дешифратором адреса, устройство вывода и устройство управления, сосдиненио" с адресным регистром, запоминающим устройством, суммирующим устройством, устройством вывода и аналого-цифровым преобразователем, соединенным с суммирующим устройством, подключенным к устройству вывода и запоминающему устрой361461

h стимулятор (Ьод

Составитель А. Плащин

Техред А. Евдонов

Редактор Б. Федотов

Корректор А, Дзесова

Заказ 954 Изд, ¹ 1! Тираж 404 Г1одписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб, д. 4/5

Типография № 24 Союзполиграфпрома, Москва, Г-19, ул. Маркса — Энгельса, 14 ству, отличающееся тем, что, с целью получения случайного характера стимулирующих воздействий, повышения быстродействия устройства, оно содержит триггеры, схемы совпадения, сумматор по модулю два, ключевую схему и ячейку кратковременного хранения информации, выход которой связан со входом запоминающего устройства, первый вход соединен со стробирующим выходом запоминающего устройства, а второй вход — с выходом ключевой схемы, первый вход которой соединен с выходом сумматора по модулю два, второй — с выходом вспомогательного разряда запоминающего устройства, с первым входом сумматора по модулю два и с единичным входом первого триггера, а третий с выходом индикации нулевого состояния адресного регистра, с входом устройства управления, с первым входом первой схемы совпадения и с нулевым входом второго триг5 гера, второй вход сумматора по модулю два соединен с первым выходом дешифратора адреса, второй выход которого соединен с третьим входом сумматора по модулю два, с нулевым входом первого триггера и с пер10 вым входом второй схемы совпадения, выход которой соединен со входом сброса адресного регистра, а второй вход — с нулевым выходом второго триггера, единичный выход которого соединен с управляющим входом

15 суммирующего устройства, а единичный вход — с выходом первой схемы совпадения,