Многоканальное вычислительное устройство

О П И С А Н И Е 347766

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Сова Советских

Социалистических

Республик

Зависимое от авт. свидетельства М—.Ч. 1хл. 6 060 7!52

G 06f 15/36

Заявлено 08.IV.1970 (№ 1428045, 18-24) с присоединением заявки XI—

Комитет по делам иаобрвтеннй и открытий при Совете Министров

СССР

Приоритет—

Оп1.бликовано 10.Vill.1972. Бк>ллстень Л 24

УД1; G81.333(088.8) Дата опубликования описания 21Л 111.1972

Авторы изобретения

A. С. Гурьеьич и О. В. Фалалеев

Институт физики Сибирского отде. пения АН СССР

Заявитель

МНОГОКАНАЛЬНОЕ ВЫЧ ИСЛ ИТЕЛЬНОЕ УСТРОЙСТВО

Изобретение относится к многоканальным вычислителыным устройствам со схемой,реализацией программ для регистрации .и статистической обработки сигналов, .получаемых в процессе физического или биологического эксперимента, а также для определения фо рмы пнтегральных сигналов.

Известны многоканальные вычислительные устройства для регистрации, статистической об работки,сигналов, а также для определения формы интегральных сигналов. При интегрировании, наряду с полезным сигналом, неизбежно присутствуют шумы, которые также интегрируются, в результате чего сигналы становятся нестационарными .и их дисперсия увеличивается примерно пропорционально времени интегрирования.

В предлагаемом устройстве для уменьшения влияния шумов на результат интегрирования сигналов типа производных спектров поглощения, а также уменьшения .погрешности вычисления некоторых параметров сигнала, например, второго момента, а также для применения устройства и в других случаях, когда сигнал имеет ветви с положительными и отр11цательными значен иями ординат и площади под этими ветвями априорно равны, в вычислительном устройстве изменен порядок включения каналов, При интегрировании суммирование чисел начинается от нулевого канала в направлсшш нарастания номеров каналов, но лишь до половины общего количества каналов, а затем от последнего канала — в направлении убывания номеров каналов в пределах второй половины общего котнчества каналов.

При таком построении вычислительного устройства дисперсия шумов нарастает симметрично от крыльев .сигнала к его центру. Hp l этом вл11яние шумов на результат пнтегриро1Q вания уменьшается, так как в данном случас на обоих крыльях сигнала дисперсия шумов минимальна, а ее максимальпое значение приходится на центральную область, где сигнал также максимален. Это, в свою очередь, приво15 днт к уменьшению погрешностей при последующей обработке интегрированного сигнала.

Выигрыш, получаемый за счет предлагаемого изменения порядка .включения каналов в вычислительном устройстве, тем оольше, чем

20 меньше отношение cèïlàëà к шуму и чем больше коррелнрованы шумы.

На фнг. 1 представлена блок-схема предлагаемого многоканального вычислительного

25 устройства в режиме записи сигналов в виде первой или второй производных спектров Iloглощения и их интегрирования для определения формы,1штегральных сиг11алов, соответствующих спектрам поглощения; на фнг. 2— о функциональная схема адресного pcI 11ñòpà для

347766

I1IIT0I

В режиме записи сигнал поступаст «аналоr0-цифровой преобразо ватель 1, где преобразуется в цуг импульсов, количество которы.; пропорционально «сличпне измеренного напряжения сигнала, Импульсы в цуге пересчитываются арифметическим устройством 2, перед каждыч циклом, устанавливаемым импульсом сброса па нуль.

После каждсго пзчерения с пот!ощыо усилителей 3 считывания-записи зафиксированные в арифметическом устройстве числа заносятся в одни из,каналов куба памяти 4. Номер канала определяется адресным регистром 5, а р11тм работы адресного регистра и осталbíûõ блоков вычислительного устройства задастся тактовым генератором б. Устройство 7 управления определяет .режим работы основных блоков, вычислительного устройства, Регистрируемый ,или обрабатываемый в виде совокупности чисел в памяти сигнал после цифро-аналогового преоорязования 8 чисел .из куба памяти и цифро-аналогового преобразователя 9 из номера капала может наблюдаться на осциллографе 10.

В режиче интегрирования устройство уп,равления выключает аналого-цифровой преобразователь, а арифметическое устройство работ le! в режиме накапливающего сумматора.

При этом устройство yl!Ipaaления обеспечивает запрет сброса арифметического устройства на пуль. Число из пер«0!1.0 канала считывается « сумматор и заносится в первук1 ячейку другой подгруппы памяти. Затем с занесенным «сумматор числом из первого канала суммирустся с учетом знака числа, считанное,из второго на наля, я сумма записывается также во «торой канал др угой подгр уппы,памяти:и т. д.

В адресном регистр е используется реверcII«Ilbll. счетчик, логические с емы «И», «Н.!111» и «спомогятсльный управля!ощий триггер, обеспечивающие включение каналов от пулевого ло- —,где (N + 1) — оо!цее количество каЛ<+1

2 палов, в которое занесен сигнал, 11 каЛ + 1 наля У 10 — — -. На интервале и птегрирова(7

Л + нпя от Л до обеспечивается пнверс1«я

2 знака чисел при считывании их пз памяти « сумматоры сохраняется юзможпость послсдо«ательного включения каналов по порядку от пуле«ого до последнего.

Ня функциональной схеме адресного регистра для интегрирования сигналя и центру числового массива (см. фпг. 2) обозп-Iчсны Ро, Рь „,, Pi и P,i- — григгерныс разряды ревеpc;Iвп010 счетчика адресного, регистра. К информационным и инверсным плечач триггеров во всех разрядах подключаются входы дешифряторов XV куба памяти. Между разрядами регистра включены параллельно по две схемы

«11» и последоват<,льно с пимп схема

«11 1И» 11, обсспс<1п«1пю!цис рс«ерси«пый режим работы адресного счетчика.

Схемы «И» правля1отся потенциалами с противоположных плеч триггера 12 управления. В зависимости от положения этого триггера, разрешающий потенциал поступает либо

»а нижние, либо иа верхние схемы «И». В соответствии с этим каждый разряд управляется импульсом либо с информационного, либо с

1р инверсного плеча триггера. На выходе последнего разряда, включены дифференцирующие цепи 18, схема «ИЛИ» и усилитель 14, которые обеспечивают переход после интегрирования

N+1 от канала 0 до канала — — - к ка налу N для

l5 2 интегрирования в обратном направлении, и пеЛ1+1 рсход после интегрирования от канала N до

2 и начальному состояшпо — в конце цикла,ин20 тегрирования. На фиг. 2 для простоты приведен двоичный счетчик, по принцип работы сохраняется и при обы гио используемом в адресном регистре двоично-десятичном счетчикс.

Адресный регистр работает следующим об25 Разозl.

В начале интегрирования положение триггера управления таково, что,разрешающий потенциал поступает на нижние межразрядпые схемы совпадения «И». В таком случае счетчик адресного регистра работает на сложение, я каналы включаются в порядке нарастания

У+ 1 номеров от 0 до

Прп подаче импульса с разряда Рл пя разряд Р,ч, когда в последнем записывается единица, перепады напряжений с информационного,и инверсного плеч последнего разряда дифференцируются дифференцирующими цепялш, и импульс положительной полярности ,111 через схему «ИЛИ» п усилитель записывает ! срез межразрядные схемы «ИЛИ» во Всс прд11дущие разряды единицу, Л<+1

ТЯким оорЯзом, пОсле капЯЛЯ 011... 11 (- )

-1 + 1 вкл10частся пс очередной канал 100 ... 00 (—

2 я последний канал 111 ...11 (М). Одновремен,но с подачей импульса с разряда P I па разряд Рл этот же импульс поступает на триг5-0 гер управления и переключает его. При этом разрешающий потенциал поступает ла верхние межразрядные схемы совпадения «И». Теперь счетчик адресного регистра будет работать на

N l-1

«ы IIITBIIII0 от канала У (111 ... 11) Lo

2 (l 00 ... 00) . !

V+ 1 Л + 1

Прп переключении с на (011 ... 11)

2 2 импульс с выхода разряда через дифференци60 ру!ощие цепи и усилитель записывает нули во все предыдущие разряды. Поэтому после каЛ + 1 нала включается нулевой (000 ... 00), триггер устанавливается в исходное положение, и д,. ниж1п1с мсжразрядные схемы совпадения «И» (PuZ. 7

"И-7

Составитель Э. Сенина

Текрсд 3. Тараненко

1,оррсктор С. Сатагулова

Редак)ор А. Батыгин

Заказ № 3989 Изд. № 1147 Тираж 406 !"1одписнос

ЦНИ11ПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва. Ж-85. Р7)ти)скан нао., д. 4/5

Загорская типография в!(овь подготавливаются к работе и выдастся .импульс «конец цикла», по которому процес интегрирования закан !ивается.

Предмет изобретения (Ыногоканальное вычислительное устройство, содержащее адресный регистр, состоящий из тригге)рного реверсивного счетчика, логической схемы, 1)риггера управления, усилителя, один вход адресного регистра через тактовый генератор соединен с входом устройства управления, первый, выход которого через аналогоцифровой преобразователь, арифметическое устройство, первый цифро-а налоговый преооразователь, осциллограф соединен с выходом второго цифро-аналогового преобразователя, второй вход адресного регистра соединен со вторым выходом устройства управления, трс6

1 IIè ill !хо:! к01 Орого водил|0 lсн и усилител!О считывания-записи, а четвертый выход — к арифметическому устройству, одни выходы адресного регистра подкл!о !ены ко входам второго цифро-аналогового преобразователя, другие выходы через куб паз!яти, усилитель считывания-записи подключены к арифметическому устройству, отлича(ощееся тем, что, с целью уменьшения влияния шумов на форму интегральных cll!.(laлов, адресный регистр дополнительно содержит дифференцирующие цепи, а разделенные входы триггера управления соединены с соответствующим:l выходами триггера последнего разряда реверсивного счетчика и через соответствующие дифференцирующие цепи, логическую схему п усилитель подключены ко всем входам разрядов счетчика, кроме посл сдпего.