Параллельный сумматор

342I86

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Соввтскив

Социелистическиз

Республик

Зависимое от авт. свидетельства №>

Заявлено 06ЛЧ.1971 (№ 1643347/18-24) М. Кл. 6 06f 7/50 с присоединением заявки ¹

Приоритет

Опубликовано 14.VI.1972. Бюллетень № 19

Дата опубликования описания 7Х11.1972

Комитет оо делен ивобретвиий N открытий . ере Совете Мииистров

СССР

УДК 681.325.54(088.8) Автор изобретения

Б. М. Власов

Заявитель

ПАРАЛЛЕЛЬНЬ|Й СУММАТОР

Изобретение относится к области автоматики и вычислительной техники и предназначено для суммирования двоичных чисел.

Известны параллельные сумматоры, содержащие в каждом разряде элементы «И» и

«ИЛИ» и счетный триггер, который, при реализации на потенциальных логических элементах, содержит два триггера с раздельными входами и четыре элемента «И».

Предложенное устройство отличается тем, что в каждом разряде нулевой и единичный выходы триггера накапливающего регистра соединены со входами третьего и четвертого элементов «И» соответственно, вторые входы которых соединены соответственно с первой и второй управляющими шинами. Нулевой и единичный выходы триггера приемного регистра соединены со входами второго и первого элементов «И» соответственно, вторые входы которых соединены с выходом элемента

«ИЛИ». Второй вход последнего соединен с выходом пятого элемента «И» предыдущего младшего разряда.

Это позволяет упростить схему устройства при реализации на потенциальных элементах.

Схема устройства изображена на чертеже.

Устройство содержит в каждом разряде элемент «И» 1, формирующий сигнал переноса, триггер накапливающего регистра 2 с элементами «И» 8 и 4, элемент «ИЛИ» 5, триггер приемного регистра б с элементами «И» 7 и 8, шину 9 подачи слагаемого, шины управления

10 и 11 и шину разрешения переноса 12.

Устройство работает следующим образом.

Допустим, что в накапливающем регистре (триггеры 2) хранится код первого слагаемого, а по шинам 9 поступает код второго слагаемого. В первом такте код, хранящийся в накапливающем регистре, пересылается в при10 емный регистр (триггеры б). Для того чтобы выполнить эту операцию, на шины 10 и 11 одновременно подаются исполнительные импульсы.

Во втором такте по шинам 9 поступает код

15 второго слагаемого и, в случае наличия на шине 9 данного разряда кода «1» происходит инвертирование соответствующего триггера 2.

Если код второго слагаемого в данном разряде равен «нулю», то состояние триггера 2 это20 го разряда не изменяется.

В третьем такте выполняется операция логического сложения кодов, хранящихся в накапливающем и приемном регистрах, для этого на шину 11 подается исполнительный импульс.

25 В четвертом такте разрешается распространение потенциала переноса и формирование результата суммирования кодов двух чисел; для этого на шину 12 подается исполнительный импульс. Формирование сигнала переноса

30 из i ãî разряда в (i+ I)-й разряд выполняется

342186

Составитель В. Игнатущенко

Техред Т. Ускова Корректоры: А. Николаева и Е. Давыдкина

Редактор Л. Утехина

Заказ 2004/14 Изд. 1Ч 820 Тираж 406 Подписное

ЦНИИПИ Комитета но делам изооретений и открытий при Совете Министров СССР

Москва, Я(-35, Раушгкая наб., д. 4г5

Типографии, пр. Сапунова, 2 только тогда, Korea a тригrepe 2 roro разряда хранится код «нуля», а в триггере 6 в код

«еднницы». В этом случае сигнал переноса с выхода элемента «И» 1 г -го разряда поступает на вход элемента «ИЛИ» 5 (г+1)-го раз- 5 ряда, и происходит инвертирование триггера 2 этого разряда.

Предмет изобретения

Параллельный сумматор, содержащий в 10 каждом разряде триггер накапливающего регистра, нулевой и единичный входы которого соединены с выходами первого и второго элементов «И» соответственно, триггер приемного регистра, нулевой и единичный входы которо- 15 го соединены с выходами третьего и четвертого элементов «И» соответственно, пятый элемент «И», входы которого соединены с шиной разрешения переноса и соответственно с пулевым выходом триггера накапливающего регистра и единичным выходом триггера приемного регистра, элемент «ИЛИ», первый вход которого соединен с шиной подачи слагаемого, от,гичающийся тем, что, с целью упрощения устройства при реализации на потенциальных элементах, в каждом разряде нулевой и единичный выходы триггера накапливающего регистра соединены со входами третьего и четвертого элементов «И» соответственно, вторые входы которых соединены с первой и второй управляющими шинами соответственно, нулевой и единичный выходы триггера приемного регистра соединены со входами второго и первого элементов «И» соответственно, вторые входы которых соединены с выходом элемента

«ИЛИ», второй вход которого соединен с выходом пятого элемента «И» предыдущего младшего разряда.