Параллельный сумматор

ОП ИСАНИЕ 3I4746

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

/+3@, Зависимое от авт. свидетельства №вЂ”

Заявлено 12 т 11.1969 (№ 1347297/18-24) с присоединением заявки №вЂ”

Приоритет—

Опубликовано 21.1Х.1971. Бюллетень № 28

Дата опубликования описания 04.1.1972.ЧПК 6 06f 7/50

Комитет по делам иаобретений и открытий при Совете Министров

СССР

УДК 681.325.5 (088.8) Авторы изобретения

В. А. Зубков и В. А. Сивохин

Заявитель

ПАРАЛЛЕЛЬНЫЙ CYMMATOP

Изобретение относится к области вычислительной техники.

Известен сумматор с управляемыми элементами памяти (регистрами), способами на время получения промежуточных результатов и суммы образовывать элементы кодово-позиционной схемы сумматора, а затем снова переключается в элементы памяти для фиксации промежуточных результатов и суммы.

Однако известное устройство сложно.

С целью сок ращения оборудования, в предложенном сумматоре единичный выход регистра переноса соединен со входами первой и второй схем «И», другие входы которых соединены соответственно с шиной инверсного кода слагаемого и шиной инверсного кода г ереноса, выходы этих схем через схему

«ИЛИ» соединены с нулевым входом регист ра суммы, нулевой выход регистра переноса соединен со входами третьей и четвертой схем «И», другие входы которых соединены соответственно с шиной прямого кода слагаемого и прямого кода переноса, выходы схем

«И» через схему «ИЛИ» соединены с единичным входом регистра суммы.

На фиг. 1 изображена функциональная схема сумматора; на фиг. 2 — временная диаграмма работы сумматора, (отрицательными уровнями показаны сигналы, соответствующие «единице» информации, а цифрами обозначены номера шин на фпг. 1); на фиг. 3— таблица истинности значений суммы, переноса в старший разряд и функций возбуждения регистра суммы.

Управляемый реI HcTip 1 и регистр 2 предназначены соответственно для фиксации единицы переноса в старший разряд и суммы.

Управляющая шина 8 переключает регистр 1

10 в режим еодово-позиционной схемы. Управляющая шина 4 разрешает прием информации на логические входы регистра l. Управляющая шина 5 разрешает прием информации на логические входы регистра 2. По шинам шин

6 и 7 на Bxol, сумматора подается соответственно прямой код слагаемого (В) и его отрицания (В), а по шинам 8 и 9 соответственно п ряхтой код переноса из предыдущего разряда (Р) и его отрицания (P) соответственно.

По шинам 10 и 11 с регистра 2 выдается соответственно прямой код суммы (С) и его отрицания (C), а по шинам 12 и 1т с регистра 1 выдается соответственно прямой код переноса в старший разряд (P ) и его отрицания (P ). Управляющие шины 14 и 15 п редназначены для установки регистра 2 соответственно в «единичное» и «нулевое» состояние.

Сумматор содержит также логические элементы «ИЛИ» 16 — 19 и «И» 20 — 29. зО В исходном состоянии уровень сигнала на

314746! р

l сз - — t ntçâä:

1зззз

35 шине 5 соответствует нулю информации, при этом логические входы регистра 2 заблокированы от сигналов, изменяющих его состояние.

Сложение в сумматоре производят в два такта. Начало первого такта определяется моментом в!ремени t (фиг. 2), при котором происходит изменение на шине 5 уровня сигнала на значение, соответствующее «нулю», после чего в некоторые моменты времени <, t+4 1+-:!1 происходят изменения у!ровней сигпалoB: на шине 8, на значение, соответствующее «нулю», на шине 4 на значение, соответствующее «единице», и подается код очередного слагаемого на ши!ны б и 7 (< — некоторое минимальное, но гарантированное вовремя, учитываюгцее нестабильность управляющих серий и крутизну фронтов импульсов; 11— некоторое гарантирован!ное время, в течение которого заканчиваются указанные изменения сигналов на шинах 8 — 7).

Под действием нулевого уровня на шине 5 блокируются логические входы регистра 2.

Сипнал единичного уровня на шине 4 разрешает поступление информац ии на логические входы регистра 1, который под действием сигнала нулевого уровня на шине 3 переключается в режим .кодово-позиционной схемы, при этом через время Т! — — 1+/зз„(где — время переключения регистра 1) вырабатываются сигналы, определяемые логическими уравнениями:

Р ВС1!з / Вриз СРИз

Р— ВСИ.,,,: ВРИ., СРИ., где символами Оз, В, Р, С, Р>, обозначены сигналы на шинах 4, б, 8, 10 и 12; а символ->ми В, Р, С и Р, — сигналы на шинах 7, 9, (1 и 13 соответственно.

Через время Т „, =И+и. t (где nt...,— время распространения переноса в,кодово;позиционной схеме и-разрядного суммато ра) заканчивается переключение элементов, ме!!яющих свое состояние в первом такте сло?кения и происходит изменение на шине 3 уровня сигнала на значение, соогвстству!ощее «единице», переключающее регистр 1 в регистровый режущим работы, фиксируя тем самым значения ловившее!ких функций Р, и Р . На этом заканчивается пе!рвый такт и начинается второй такт сложения.

Через время Т„, + <,на шине 4 происходит

:изменение уровня сигнала па значение соответствующее «нулю», при этом блокируются логические входы регистра 1, а затем через время T„,+2! на шине 5 происходит изменение уровня сигнала на значение, соответствующее «единице». При этом раз!решается поступление информации на логические входы

5 регистра 2, функции возбуждения которых определяются логическими уравнениями соответственно для «единичного» и «нулевого» входов:

o,: — В/,Из,, РР,И.,: д, --ВР,И,, РР,И,„ где символом О» обозначено «единичное» значение сигнала на шине 5.

15 B соответствии с полученными значениями ф !!кци!! Возбу?к;!Рни5! формир? QTc?1 (фиг.

3) значение суммы на регистре 2, а имен

С =1, если д, =--1:

20 С =1, если д; =1; и —, если ci, -= д, ==(!.

c =с

Через время Т,, == T,„+24 — > -„, (где

1,з, — время пе рекл!очения регистра 2) заканчивается вто!рой такт сложения и происходит изменение на шине 5 уровня сигнала на значение соответству!ощее «нул!о», которое блокирует логические входы регистра 2.

Полное время сло?кения двух и-разрядных чисел в предлагаемом сумматоре, построенном на потенциальном комплексе элементов,,р авняется

Предмет изооретения

Параллельный сумматор на потепциаль4р ных э.!ементах, содержащий регистр суммы,,регистр переноса и логические схемы «И» и

«ИЛИ», orëèûàþùèéñÿ тем, что, с целью сокращения затрат оборудования, единичный выход регистра переноса соединен со входа45 ми первой и вто!рой схем «И», другие входы которых соединены соответственно с шиной инверсного кода слагаемого и шиной инверсного кода пе реноса, выходы этих схем через схему «ИЛИ» соединены с нулевым входом

5р регистра суммы, нулевой выход регистра переноса соединен со входами третьей и четвертой схем «И», другие входы которых соединены соответственно с шиной прямого кода слагаемого и прямого кода переноса, выходы схем

«И» через схему «ИЛИ» соединены с единич-!!ым входом регистра суммы.

314746 г

4 ив. 1

1ñï лт

Фиг,. 2

Составитель И. Долгушева

Редакгор Л. Утехина Техред Л. Левина

Корректор Н. Шевченко

Заказ 438/1795. Изд. ¹ 1253. Тираж 473. Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Рауитская иаб., д. 4/5

Тип. . ао; к. d ил. поед, Патент.>