Устройство для управления обменом информацией процессора с памятью

 

Изобретение относится к вычислительной технике и может быть использовано для построения систем с быстродействующей памятью большой емкости. Цель изобретения - повышение информационной емкости устройства. Цель достигается введением в устройство, содержащее два блока формирования адреса, память и блок синхронизации обращений, включающий генератор импульсов, распределитель импульсов, триггер режима, два узла элементов И, четыре элемента И и три элемента задержки, блока дешифрации режима обращения. Использование изобретения позволяет увеличить информативность и емкость процесса обмена за счет коммутации блоков памяти в режиме записи и считывания, причем запись информации осуществляется байтами, а считывание - битами, т.е. в режиме считывания параллельный код преобразуется в последовательный. 2 з.п. ф-лы, 3 ил.

А1

СОЮЗ СОЕЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСГЮ6ЛИН

ÄÄSUÄÄ 1587525 (51) 5 G 06 F 13/00.?

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ пО из06Ретениям и ОтнРытиям

ПРИ ГКНТ СССР

К А BTOPCH0MV СВИДЕТЕЛЬСТВУ

1 (21) 4490712/24-24 (22) 04.10.88?. (46) 23.08.90. Бюл. М- 31 (72, В.Н. Бессмертный (53) 681.325(088.8) (56) Авторское свидетельство С СР

В 1418723, кл. G 06 F 13/00, 1987.

Авторское свидетельство СССР

М 1488816, кл. G 06 F 13/00, 1987. (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ОБМЕНОМ

ИНФОРМАЦИЕЙ ПРОЦЕССОРА С ПАМЯТЬЮ (57) Изобретение относится к вычислительной технике и может быть использовано для построения систем с быстродействующей памятью большой емкости.

Цель изобретения — повьппение информаИзобретение относится к вычислительной технике, в частности к устройствам для сопряжения с памятью, и может быть использовано для построениясистем с быстродействующей памятью большой информационной емкости.

Цель изобретения — повышение информационной, емкости устройства.

На фиг. 1 — 3 представлена функциональная схема устройства.

Устройство содержит счетчики 1 и 2 адреса, триггер 3 режима, генератор

4 импульсов, первый и N-й узлы 5 и 6 памяти первого блока памяти, первый распределитель 7 импульсов, уялы 8 и

9 элементов И, элементы И 1О-t3 группы элементов ИЛИ 14 и t5, элементы

16-18 задержки, элемент ИЛИ 19, группы элементов И 20-31, группы элементов

2 ционной емкости устройства. Цель достигается введением в устройство.содержащее два блока формирования адреса, память и блок синхронизации обра», щений, включающий генератор импульсов, распределитель импульсов, триггер режима, два узла элементов И, четыре элемента И и три элемента задержки, блока дешифрации режима обращения. Использование изобретения позволяет увеличить информативность и емкость процесса обмена за счет коммутации блоков памяти в режиме записи и считывания, причем запись информации осуществляется байтами, а считьвание — битами, т.е. в режиме считывания параллельный код ?1реобраэуется в последовательный.

2 з.п. ф-лы, 3 ил. е

ИЛИ 32 и 33, элементы ИЛИ 34 и 35, триггер 36, элементы И 37-44, элемент .

ИЛИ 45, второй и третий распределители импульсов 46 и 47, триггеры 48 и

49 первый и N-й узлы 50 и 51 памяти второго блока памяти.

Первый узел 5 (50) памяти первого (второго) блока памяти содержит М элементов 5,-5 (50,-50„) памяти, М коммутяторов, образованных элементами

И 21 и 22 (27 н 28) и элементами ИЛИ

14 (15), и М элементов И 20 (26).

N-й узел 6 (51) памяти первого (второго) блока памяти содержит М элементов 61-6 (51,-51 ) памяти, М коммутаторов, образованных элементами

И 24 и 25 (30 и 31) и элементами ИЛИ .32 (33), и М элементов И 23 (29).

158752

Блок синхронизации обращений состоит.иэ триггера 3 генератора 4, распределителя 7, узлов 8 и 9 элементов

И, элементов И 10-13, элементов 16-18 задержки.

Первый (второй) блоки формирования адреса содержат счетчики 1(2), элементы И 37 (40) и элементы ИЛИ 34 (35).

Блок дешифрации режима обращений 10 образован триггерами 36, 48 и 49, элементами И 38 — 44, элементами ИЛИ 19 и 45.

На фиг. 1 показаны шины 3АН захвата шин обмена (занятости устройства), 5, СХИ вЂ” синхронизации источника (запуск обращения) и СХЗ вЂ” синхронизации задатчика (начало обмена).

Устройство работает следующим образом. 20

Сигнал "Пуск" устанавливает счетчики 1„ 2 и триггеры 48,. 49 в нулевое положение. Триггер 3 может находиться в любоя. положении, например в единичном. Сигнал "Пуск" устанавливает трнг-25 гер 36 в единичное положение, при этом открывается элемент И 43, сигнал с выхода которого проходит через элемент ИЛИ 45 на выход сигналом 3AH, указывая на начало обмена. Сигнал ЗАН 30 запускает генератор 4, который вырабатывает импульсы синхронизации задатчика СХЗ для работы процессора и одновременно этот сигнал служит для сигнализации захвата общей шины обме на. Импульсы синхронизации СХИ, выра35 .батываемые процессором, поступают на вход устройства, на элементы И 10 и

11. Информация, подлежащая записи, устанавливается на входах Д1 элементов памяти, а запись производится парал лельно по всем входам, например, узлов 5 или 50 памяти, например байтами, и синхронизируется импульсами частоты СХИ.

Единичное положение триггера 3 соответствует режиму записи в узлы 5 и

6 памяти, коммутируемые распределите" лем 46 через соответствующие элементы

И 20, 21 или 23, 24, и режиму считы; вания для узлов 50 и 51 памяти, коммутируемых распределителем 47, через(соответствующий элемент И 28 для ysлов 50 памяти и через элементы И 31 для узлов 51 памяти. При этом считыва ние информации из узлов 50 или 51 памяти происходит по битам с помощью распределителя 7 и узла 9 элементов И, с их помощью разворачивается обраще5 4 ние через элементы И 28, элементы

ИЛИ 15 к узлу 50 и через элементы

И 31 и элементы ИЛИ 33 к узлу 51 по

СЕ входам. Таким образом, в р ежиме считывания информация из узлов памяти выбирается последовательно. Смена адреса производится с помощью соответствующего счетчика 1 или 2 через соответствукщий элемент ИЛИ 34 нли 35 по окончании импульса СХИ в шинах / в режиме записи, а в режиме считывания по импульсу в М-ом разряде, например восьмом, распределителя 7.

В рюкиме записи, например в узел 5 памяти, импульсы частоты СХИ поступаwr на элемент 16 задержки и через открытый элемент И 10 на элемент 17 задержки и далее на открытые элементы И

20 и 21, при этом на входы записи-чтения узла 5 памяти сигнал СХИ приходит раньше, чем на вход СЕ, так как время срабатывания элемента 17 задержит меньменьше, чем время срабатывания элемента 16 задержки. Окончание импульсов

СХИ по входам записи-чтения и выборки элементов памяти происходит одновременно, так как по окончании импульсов

СХИ элемент 16 задержки отключается закрытием элемента И 12, а время срабатывания элемента 17 задержки равно времени срабатывания элемента И 12 и элемента И 21 в предложении равенства времени срабатывания отдельных элементов И 20 и элементов ИЛИ 14.

Окончанием процесса записи информации является исчезновение сигнала 3АН, который прекращает свое существование в момент появления сигнала в последнем разряде счетчика 1 или 2 при наличии сигнала в последнем разряде распределителя 46 или 47, что свидетельствует об отсутствии свободной эоны фея записи в блоках памяти.

Распределители 46 и 47 в режиме за-,: писи информации тактируются импульсами в последних разрядах счетчиков 1 или 2 соответственно. При исчезновении сигнала 3АН генератор 4 прекращает выделять сигналы СЗХ., но процесс считывания продолжается за счет поступления импульсов с другого выхода генератора 4 по вход распределителя

7. При выборе последней ячейки узла памяти по последнему адресу в счетчике 1 или 2 появляется сигнал, который переводит триггер 3 в противоположное положение и устанавливает триггеры

5 15875

48 и 49 в исходное положение, при этом устанавливается сигнал ЗАН запроса общей шины, а считывание производится из другого блока памяти.

Формула изобретения

1. Устройство для управления обменом информацией процессора с памятью, содержащее два блока формирования адреса, группы выходов которых являются группами входов адреса памяти и блок синхронизации обращений, состоящий из генератора импульсов, соединенного первым выходом с входом распределителя импульсов, группа выходов которого подключена к группам входов первого и второго узлов элементов И, входы которых соединены соответственно с еди- 20 ничным и нулевым выходами триггера режима, четырех элементов И и.трех элементов задержки, причем в блоке синхронизации обращений единичный и L нулевой выходы триггера режима йодклю- 25 чены соответственно к первым входам первого и второго элементов И, выходы которых соединены с первыми входами третьего и четвертого элементов И, вторыми входами подключенных к выходу 3р первого элемента задержки, выходы первого и второго элементов И соединены соответственно с входами второго и третьего элементов задержки, о т л и— ч а ю щ е е с я тем, что, с целью

35 повьппения информационной емкости устройства, в него введены второй и третий распределители импульсов и блок дешифрации режима обращений, причем выходы второго и третьего элементов 4р . задержки блока синхронизации обращений являются соответственно первым и вторым выходами записи-чтения памя ти устройства, выходы третьего и четвертого элементов И блока синхрониза- 45 ции обращений соединены соответственно с первым и вторым входами выборки памяти устройства и соединены с первыми входами первого и второго блоков ,формирования адреса, выходы старших 5р разрядов которых соединены соответственно с входами запуска второго и третьего распределителей импульсов и первым и вторым информационными входами блока дешифрации режима обращений, 1 первый выход которого является выхо- ° дом устройства для синхронизации начала обмена процессора и соединен с входом запуска генератора импульсов блока синхронизации обращений, группы выходов второго и третьего 1 аспредеЛителей импульсов являются соответственно первой и второй группами стробирующих память выходов устройства и подключены к первому и. второму разрешаю.щим входам блока дешифрации режима обращений, первый и второй тактовые входы которого соединены соответственно с вторыми тактовыми входами. первого: и второго блока формирования адреса и нулевым и единичным выходами триггера режима блока синхронизаций обращений, счетным входом подключенного к второму выходу блока дешифрации ре,жима обращений, группы выходов первого и второго узлов элементов И блока синхронизации обращений являются соответственно первой и второй группами выходов выборки памяти устройства и: соединены с разрешающими входами первого и второго блоков формирования адреса и третьим и четвертым информационными входами блока дешифрации режима обращений, пятый и шестой информационные входы которого являются соответственно входом пуска и сброса. устройства, а второй выход подключен к установочным входам первогб и второ.

ro блоков формирования адреса, второй выход генератора импульсов и вход первого элемента задержки, соединенный с вторыми входами первого и второго элементов И блока синхронизации обращениА, являются соответственно выходом сигнала занятости устройства и входом сигнала запуска обращения устройства.

2. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что блок дешифрации режима обращений содержит три триггера, шесть элементов И два элемента ИЛИ, причем выходы первого и второго элементов И соединены соответственно с первым и вторым входами первого элемента ИЛИ, третий вход которого соединен с пятым информационным входом блока и установочным входом первого триггера, вход сброса которого является шестым информационным входом блока, первые и вторые входы первого и третего элементов И соединены соответственно с первым и третьим информационными входами блока, первые и вторые входы второго и четвертого элементов И соединены соответственно с вторым и четвертым информационныии входами блока, третьи входы первого и второго элементов И являются соот

1587525 ветственно первым и вторыми разрешай шими входами блока, четвертые входы первого и второго элементов И являются соответственно первым и вторым так5 товыми входами блока и соединены с . первыми входами шестого и пятого weментов И, вторые входы которых соеди нены с выходом первого триггера, а выходы — соответственно с первым и ip вторым входами второго элемента ИЛИ, выход которого является первым выходом блока, третьи входы пятого и шесФ того элементов И соединены соответствеино с выходами второго и третьего 15 триггеров, счетные входы которых соединены соответственна с выходами третьего и четвертого элементов И, а установочные входы - с выходом первого элемента ИЛИ и вторым выходом блока.

3. Устройство по п. 1, о т л и ч аю щ е е с. я тем, что блок формирования адреса содержит счетчик адреса, элемент И, соединенный первым и вторым входами соответственно с разрешающим и вторым тактовым входами блока, и элемент ИЛИ, соединенный первым входом с первым тактовым входом блока, причем выход элемента И соединен с вторым входом элемента ИЛИ, выход которого подключен к счетному входу счетчика адреса, вход сброса, группа выходов и выход старшего разряда которого являются соответственно установочным входом, группой выходов и выходом блока.!

537525

1587525

158 7525

Составитель В.Вертлиб

Редактор С. Патрушева Техред Л.Сердюкова Корректор М. Кучерявая .Заказ 2421 Тирах 565 Подписное

ВИИИПИ Государственного комитета по изобретениям и открытиям при FKBT C CP

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101