Устройство для обмена данными между оперативной памятью и периферийными устройствами

 

Изобретение относится к вычислительной технике и может быть использовано в качестве блока передачи данных в каналах ввода-вывода. Цель изобретения - повышение пропускной способности устройства. Для этого в устройство, содержащее коммутатор данных, блок памяти, блок промежуточного хранения данных, регистр адреса зоны памяти, дешифратор, коммутатор выбора данных, счетчик байтов, блок дешифрации нуля, сумматор, счетчик адреса и блок управления, введен блок адресации зон памяти. 2 з.п. ф-лы, 22 ил.

А1

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) 521 (51)5 (; 06 F 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPGHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОЧНРЫТИЯМ

ПРИ ГКНТ СССР 1 (21) 4375982/24-24 (22) 16.12.87 (46) 23.08.90. Бюп. В 31 (72) А.С. Тарлажану, Г.В. Гринь и И.И. Любенко (53) 681.325(088.8) (6) Авторское свидетельство СССР

У 691830, кл. С 06 F 13/00, 1979.

Авторское свидетельство СССР

0 1182536, кл. G 06 F 13/00,1984. (54) УСТРОЙСТВО ДЛЯ ОБМЕНА ДАННЫМИ

МЕЖДУ ОПЕРАТИВНОЙ ПАМЯТЬЮ И ПЕРИФЕРИЙНЫМИ УСТРОЙСТВИИ

Изобретение относится к вычислительной технике, в частности к устройствам для обмена данными, и может быть использовано в качестве блока передачи данных в каналах ввода-вывода.

Цель изобретения — повышение пропускной способности устройства.

На фиг. 1 представлена структурная схема устройства для обмена данными между оперативной памятью и периферийными устройствами; на фиг. 2— функциональная схема блока промежуточного хранения данных; на фиг ° 3— функциональная схема коммутатора данных; на фиг. 4 — функциональная схема блока памяти; на фиг. 5 — функциональная схема регистра адреса зоны памяти; на фиг. 6 — функциональная схема дешифратора адреса зоны памяти; на фиг. 7 — функциональная схема. ком-, мутатора выбора данных; на фиг. 8— функциональная схема блока адресации зон памяти; на фиг. 9 — функциональ2 (57) Изобретение относится к вычислительной технике и может быть использовано в качестве блока передачи данных в каналах ввода-вывода. Цель изобретения — повышение пропускной способности устройства. Для этого в устройство, содержащее коммутатор данных, блок памяти, блок промежуточного хранения данных, регистр адреса зоны памяти, дешифратор, коммутатор выбора данных, счетчик байтов, блок -дешифрации нуля, сумматор, счетчик адреса и блок управления, введен блок адресации зон памяти. 2 з.п ° ф-лы, 22 ил. ная схема счетчика байтов; на фиг.10— ,функциональная схема сумматора; на фиг. 11 — функциональная схема блока дешифрации нуля; на фиг. 12 -функциональная схема счетчика адреса; на фиг. 13 — структурная схема блока управления; на фиг. 14 — функциональная схема узла дешифрации сигналов обмена с памятью; на фиг. 15 — функциональная схема узла дешифрации сигналов обмена с периферийными устройства,ми; на фиг. 16 — функциональная схема регистра режимов; на фиг. 17 — 19.временные диаграммы работы устройства для операции "Чтение" или "Чтение обратное" соответственно в режимах Нам чальная установка", "Модификация ИПК" З и "Обмен с ПФУ"; на фиг..20 и 21 временные диаграммы работы устройства для операции "Запись" соответственно в режимах "Начальная установка", "Обмен с ОП" и "Обмен с ПФУ", "Модифицикация МПК"; на фиг. 22 — временная ди1587521

45 аграмма последовательности синхросигналов.

Устройство (фиг. 1) содержит коммутатор 1 данных, блок 2 памяти, блок

3 промежуточного хранения данных, регистр 4 адреса зоны памяти, дешифратор 5 адреса зоны памяти, коммутатор 6 выбора данных, блок 7 адресации зон памяти, счетчик 8 байтов, блок 9 дешифрации нуля, сумматор 10, счетчик

11. адреса, блок 12 управления, входы

13 и 14, вход-выход 15, выходы 16-18 блоков 1, 2 и 12, выходы 19-21, выход

22 дешифратора 5, входы 23-28, входвыход 29, выходы 30 и 31 °

Блок 3 промежуточного хранения данных (фиг. 2) содержит регистры 32.

Коммутатор 1 данных (фиг.3) содержит приемник 33, элементы И 34 и

35, элемент ИЛИ 36, мультиплексоры 37.

Блок 2 памяти (фиг. 4) содержит регистры 38.

Регистр 4 адреса эоны памяти . (фиг. S) содержит элементы И 39-41, 25 элемент ИЛИ 42, триггеры 43 и 44, элемент И 45, элемент HE (инвертор) 46.

Дешифратор 5 (фиг. 6) адреса зоны памяти содержит дешифратор 47, мультиплексор 48, дешифратор 49, элемен- 3р ты И 50.

Коммутатор 6 выбора данных (фиг.7) содержит элементы И 51, 52 и передатчики 53, Блок 7 адресации зон памяти (фиг.8) содержит узел коммутации на элементах И-ИЛИ 54, элемент И 55 ° элементы

И 56 первой группы, триггеры 57 занятости зоны памяти группы,.элементы

И 58 второй группы, элемент И 59, шифратор 60, элемент И-ИЛИ 61, мультиплексор 62.

Счетчик 8 байтов (фиг. 9) содержит элементы ИЛИ 63, элемент И-ИЛИ 64, элемент ИЛИ 65, регистр 66 счетчика байтов, элемент И 67, передатчик 68.

Сумматор 10 (фиг. 10) содержтт элемент ИЛИ 69, приемник 70, элемент

НЕ 71, элемент И-ИЛИ 72, элемент

ИЛИ 73, триггер 74 управления сумматором, сумматор 75.

Блок 9 дешифрации нуля (фиг. 11) состоит из элемента ИЛИ-НЕ 76 °

Счетчик 11 адреса (фиг. 12) содержит элемент ИЛИ 77, элемент

И-ИЛИ 78, регистр 79 адреса, элемент

H 80 и передатчик 81.

Блок 12 управления (фиг. 13) содержит узел 82 дешифрации сигналов обмена с памятью, узел 83 дешифрации сигналов обмена с периферийными устройствами и регистр 84 режимов.

Узел 82 (фиг. 14) содержит элемент

И 85, элемент ИЛИ-НЕ 86, элемент

И-ИЛИ 87, элемент И 88, элемент ИЛИ

89, элементы И 90 — 92, элемент

ИЛИ 93, элемент И 94, триггер 95,элемент И-ИЛИ 96, триггер 97, элемент

ИЛИ 98, эЛемент И-ИЛИ 99, триггер

100 запроса в ОП, элементы И 101 и

102.

Узел 83 (фиг. 15) содержит элементы ИЛИ 103-106, элементы И 107-110, элементы ИЛИ 111 и 112, элемент

И 113, триггер 114 обмена байтом, элемент ИЛИ 115 и элемент И 116.

Регистр 84 режимов (фиг. 16) содержит приемник 117, элемент И 118, элементы ИЛИ 119-124, элемент

И-ИЛИ 125, элементы И 126-130, элемент

ИЛИ 131, триггер 132 режима "Модификация МПК", триггер 133 режима "Обмен с ОП", триггер 134 режима "Начальная установка", триггер f35 режима "Обмен с ПФУ", элемент И 136, триггер 137 операции "Чтение обратное", триггер

138 операции "Чтение", триггер 139 операции "Запись", элементы И 140—

143, элемент ИЛИ 144, элементы И 145147 и элемент HUH 148.

Устройство предназначено для работы в процессорах ввода-вывода универсальных.ЭВМ совместно с блоком сопряжения канала ввода-вывода с интерфей- сом (БСИ) и устройством управления ,процессора ввода-вывода (УУПВВ). Процессор ввода-вывода управляет обменом данных между периферийными устройства. ми (ПФУ) и оперативной памятью (ОП)

ЭВМ, в процессе которого предлагаемое устройство совместно с БСИ выполняет функцию передаточного звена ОП-ПФУ.

При этом устройство служит для согласования форматов передаваемых данных между ПФУ и ОП, организации обмена с

ПФУ, работающими в мультиплексном режиме и управления процессором обмена в пределах одной операции ввода-вывода.

Необходимость согласования форматов (форматизации) вызвано тем, что в высокопроизводительных универсальных ЭВМ форматы данных при обмене с

ПФУ и ОП различны, что снижает пропускную способность тракта обмена

ОП-ПФУ.

15Ь7521 6

Особенности органиэаций обмена для ПФУ, работающих в мультиплексном

1 режиме, заключаются в том, что данный класс ПФУ предполагает передачу одного или несколько байтов информации за один фрагмент операции ввода-вывода.

Передача функций управления обменов в пределах одной операции вводавывода устройству является действенной мерой повьппения производительности процессора ввода-вывода и 5ВМ в целом за счет перераспределения функций и освобождения ПВВ для выполнения других операций.

Устройство работает следующим образом.

Процедура согласования форматов осуществляется под общим управлением блока 12 и в зависимости от направления передачи информации в текущей операции ввода-вывода предполагает накопление данных, поступающих на информационный вход 14 с БСИ через ком мутатор 1 данных, в блоке 2 памяти до формата обмена с ОП с последующей их передачей, через блок 3 промежуточного хранения, на информационный входвыход 15 — при передаче данных от ПФУ к ОП; а также запоминание данных, поступающих с ОП по входу-выходу 15, через коммутатор 1,в блоке 2 памяти с последующей их передачей в БСИ через коммутатор 6 выбора данных и информационный выход 19 в формате обмена с

ПФУ вЂ” в случае передачи данных от ОП к ПФУ. При этом адреса записи/считывания информации блока 2 памяти, разбитого на зоны, формируются дешифратором 5 из адреса зоны памяти (20-1, 20-2,...,20-k (фиг. 5), вырабатываемого блоком 7 совместно с регистром 4 адреса зоны памяти, и адреса байта данных в зоне (21-1, 21-2, . °,21-F;

F C, m) со счетчика 1 1 адреса; адрес байта, выдаваемого на выходы коммутатора 6 выбора данных, определяется позиционным кодом адреса байта в зоне (1, 2,...,М) с выхода дешифратора 5, а адрес ОП вырабатывается счетчиком

11 адреса и выдается на первый адресный выход 21.

Возможность мультиплексирования

ИФУ на основе принципа динамической адресации и присвоения зон блока памяти обеспечивается блоком 7. В зависимости от того, была ли присвоена ПФУ, участвующему в текущей операции ввода вывода, зона блока памяти или нет (определяется уровнем сигнала 23 (к+1), различаются два режима работы блока =.

7. Если ПФУ была ранее присвоена зона, 5 то адрес зоны памяти, поступающий с

УУПВВ по входу 23 передается в регистр

4 адреса зоны памяти, где использует- ся в качестве рабочего адреса. В противном случае, действуя по принципу поиска младшего свободного адреса, блок 7 присваивает данному ПФУ свободную зону с последующей его передачей в регистр 4 адреса зоны. памяти.При этом, если присвоенная зона оказалась последнеф свободной, в конце текущего фрагмента операции ввода-вывода она освобождается, обеспечивая тем самым путь обмена для других ПФУ. Освобождение зоны осуществляется также по концу операции ввода20. вывода и других условий. Кроме перечисленных функций блок 7 обеспечивает отключение неисправных зон блока 2 памяти, определяемых входом 24 с . .

УУПВВ, а также совместно с блоком 4

25 регистра адреса зоны памяти управление режимом работы ПФУ (с присвоением эоны или без), определяемым уровнем сигнала на входе 13 с УУНВВ.

Функция управления процессом обме3р на данных в пределах одной операции ввода-вывода выполняется всеми средствами устройства под управлением блока

12. При этом различаются операции

"Чтение", "Чтение обратное" (передача данных из ПФУ и ОП) и "Запись" (передача данных из ОП в ПФУ). Код операции поступает иэ УУПВВ по задающему входу-выходу 26, Выполнение каждой из перечисленных операций осуществля40 ется в три этапа: начальная установка устройства; передача данных; процедура завершения операции.

В период начальной установки по входу-выходу 26 осуществляется загруэ45 ка счетчика 11 адреса и счетчика 8 байтов, присвоение ПФУ зоны памяти и установка режима работы.

Передача данных инициируется по аапросу от ПФУ (вход 27-2) при опера50 циях "Чтение", "Чтение обратное" или по инициативе блока 12 при операции

"Запись". В дальнейшем передача данных осуществляется,по одному из описанных принципов согласования форматов в зависимости от направления пере>5 дачи информации ° При этом блок 1 2 контролирует границу формата обмена с ОП и управляет обменом с ОП (по входу-выходу 29), или с ПФУ (вход 27, I

1587S2i выход 30); управляет сумматором, счетчиками адреса и байтов; фиксирует момент завершения текущего обмена по сигналам с выхода 31 блока 9 сравнения, входы 28 — 2 с УУПВВ или вхо5 да 27-1 с ПФУ, а также выполняет переход к процедуре завершения операции.

Во время процедуры завершения операции содержимое счетчиков 11 и 8 по входу-выходу.26, а также адрес зоны, присвоенный данному ПФУ с признаком присвоения эоны уровень сигнала 23 .—

1 (1с+1Ц по выходу 20, передаются в

УУПВВ. Эта информация используется 15 для возобновления обмена по требованию

ПФУ либо анализа условий окончания операции ввода-вывода при завершении операции.

Синхронизация работы устройства осуществляется по серии тактовых импульсов, поступающих с УУПВВ по входу 25.

При включении питания сигналом с входа 28-1 устройство устанавливается в исходное состояние. Триггеры 57, 95, 100, 135, 137-139 сбрасываются в нулевое состояние. Работа устройства начинается режимом "Начальная установ->О ка", задаваемым установкой триггера

134 в единичное состояние сигналом . 28-3.

В этом режиме блоком 12 вырабатываются сигналы 17-18, 17"15, 17-12, по 35 которым с входа 26 устанавливается исходное состояние соответственно счетчика 8 байтов, счетчика 11 адреса и блока 7 адресации зон памяти. По сигналу 17-18 также в триггерах 137-139 4о записывается код выполняемой операции (" Чтение", "Чтение обратное", ".Запись").

По сигналу с линии 17-13 в регистр

4 адреса зоны памяти через мультип- 45 лексор 62 с входа 23, если за данным периферийным устройством (ПФУ) была закреплена зона либо код младшей свободной зоны с выхода шифратора 60, если за данными ПФУ не закреплена зона, 50 записывается код зоны памяти.

Источник. адресации зоны памяти определяется сигналом (k+1) с входа 23.

Код зоны памяти находится в ре55 гистре 4 адреса зоны памяти в течение всего времени обмена данными и подает,ся на дешифратор S адреса зоны памя ти, выход которого определяет зону блока 2 памяти, участвующую в данном обмене.

Временная диаграмма работы устройства в режиме "Начальная установка" приведена на фиг.,17.

После начальной установки устройство переходит к выполнению операции ввода-вывода.

It Il

При выполнении операции Чтение ,"×òåíèå обратное" по сигналу 27-2 запроса от ПФУ и блоке 12 управления усI танавливается триггер 135, задающий режим "Обмен с ПФУ".

При этом байт данных с входа 14 по|ступает через коммутатор 1 данных на информационные входы блока 2 памяти.

Регистр в выбранной зоне памяти, в которой записывается поступающий байт данных, определяется значением младших разрядов счетчика. 1 1 адреса °

Далее по сигналу 27-2 на выходе узла 83 вырабатывается сигнал 17-22 строба записи байта данных в блок 2 памяти, на стробирующий выход 30 сигнал подтверждения приема байта, а на выходе триггера 114 — сигнал 17-21 разрешения модификации счетчика 8 байтов и счетчика 11 адреса. Модификация счетчиков 8 и 11 производится за» писью с выхода сумматора 75 з регистры 66 и 79 модифицированных значений количества байтов и адреса по сигналам 3AII.Б и ЗАП.А.

Режим работы сумматора 75 задается триггером 74, а также соответствующим включением передатчиков 68 и 81. При модификации. счетчика 8 байтов триггер

74 вырабатывает сигнал, который вместе с сигналом 17-21 обеспечивает связь выходов регистра бб через пере-. датчик 68 с входами А сумматора 75.

При модификации счетчика 11 адреса триггер 74 вырабатывает сигнал, который вместе с сигналом 17-14 обеспечивает связь выходов регистра 79 через передатчик 8 1 с входами А суммато-. ра 75.

Модификация счетчика 8 байтов осуществляется вычитанием единицы, а модификация счетчика 11 адреса — прибавлением единицы для операций "Чтение" и "Запись", или вычитанием единицы для операции "Чтение обратное".

Прием байта информации с ПФУ заканчивается сбросом триггера 114.

При поступлении следующих запросов от ПФУ последовательность приема байтов повторяется до появления одно1587521 го из следующих условий:. достижение границы эоны памяти, фиксируемой элементами 85-88; фиксирование нулевого значения счетчика 8 байтов блоком 9; поступление сигнала 27-1 прерывания .обмена при наличии сигнала 13 запроса присвоения зоны; поступление сигнала

27-1 прерывания обмена при работе с последней свободной зоной буферной памяти; наличие сигнала 28-2 останова передачи данных по инициативе ПФУ.

Наличие любого из перечисленных условий приводит к сбросу триггера

135 режима "Обмен с ПФУ" а также к установке триггера 95 при сброшенном триггере 97 занятости блока 3 промежуточного хранения данных.

Установка триггера 95 обеспечивает формирование сигнала 17-17 строба 20 записи данных из зоны памяти блока 2 в блок 3 промежуточного храненияданных и разрешает установку триггера

100, который вместе с элементом

И 101 вырабатывает на линии 29-1 сиг- 25 нал запроса на запись в ОП.

При наличии сигнала 29-3 доступ.ности ОП устанавливается триггер 133 и на выходе элемента 141 выдается сиг нал .17-9, разрешающий передачу инфор- 30 мации из блока 3 промежуточного хранения данных на выход 15 устройства.

Временные диаграммы работы устройства в режимах "Обмен с ПФУ." и "Обмен с ОП" приведены на фиг. 19 ° .35

При этом продолжается прием данных из ПФУ, если отсутствуют сигналы 27-1 прерывания обмена, 29-2 останова передачи данных или 31 нулевого значения счетчика. 40

Иначе устройство переходит в режим

"Модификация МПК", задаваемый триггером 132. В этом режиме модифицируется значение счетчика 11 адреса и по сигналам с выхода триггера 74 на выход

26 устройства выдается содержимое счетчика 11 адреса и счетчика 8 бай,тов, а на выход 20 устройства выдается адрес зоны и сигнал (k+1) признака присвоения зоны Эта информация сопро50 вождается сигналом на выходе 26 и служит для обеспечения возможности возобновления обмена с данным ПФУ. Единичное значение сигнала (k+1) свидетель-. ствует о том, что за данным ПФУ зак реплена зона памяти.

Закрепление зоны за ПФУ происходит при выполнении следующих условий: для данного ПФУ разрешено закрепление.-зоны памяти сигналом на входе 13; отсутствует сигнал на входе 28-2 останова передачи данных или сигнал на выходе

31 нулевого значения счетчика; отсутствует признак последней зоны памяти.

Временная диаграмма работы устройства в режиме "Модификация MIK" приведена на фиг. 18.

При выполнении операции "Запись" устройств0 работает следукщим образом.

В режиме "Начальная установка" триггером 100 вырабатывается сигнал

29-2 запроса на чтение из ОП. При наличии сигнала 29-3 доступности ОП устройство переходит в режим работы "Обмен с ОП". При этом информация с выхода 15, определяемая адресом на выходе 21, через коммутатор 1 записывается по сигналу в линии 17-22 в зону памяти ПФУ, определяемую блоком 7 арбитра зон памяти.

Временная диаграмма работы устройства в режимах "Начальная установка" и "Обмен с ОП" приведена на фиг. 20.

По сигналу на входе 27-2 устанавливается триггер 135 и устройство переходит в режим "Обмен с ПФУ". При этом сигнал с выхода 17-21 триггера

114 инициирует передачу байта информации из блока 2 памяти через коммутатор

6 на выход 19 и модификацию счетчика

8 адреса и счетчика 11 байтов.

Режим обмена с ПФУ продолжается до появления следующих условий: достижение границы зоны памяти; наличие сигнала на выходе 31 нулевого значения счетчика; наличие сигнала на входе

27-1 прерывания обмена; поступление сигнала на входе 28-2 окончания передачи данных.

По первому условию устройство переходит в режим "Обмен с ОП". Остальные условия переводят устройство в режим "Модификация МПК", который выполняется аналогично описанному для операций "Чтение", "Чтение обратное", за исключением модификации счетчика адреса.

Временная диаграмма работы устройства в режимах "Обмен с ПФУ" и "Модификация MIIK" приведена на фиг. 21.

Для синхронизации работы устройства используется серия синхроимпульсов с входа 25, временная диаграмма которых приведена на фиг. 22.

Диагностика блока 2 памяти осуществляется периодически в режиме "Чте1587521

12 ние" передачей с ПФУ тестовых наборов с последующим их анализом схемами диагностики. Обнаруженная неисправная зона отключается соответствующим сигналом с входа 24.

В процессе работы устройства его блоки работают следующим образом.

Коммутатор 1 данных (фиг. 3) предназначен для.передачи в блок 2 памяти информации с входа-выхода 15 в операции "Запись" или с входа 14 в операциях "Чтение", "Чтение обратное". Выбор источника данных осуществляется по сигналам на линиях 17-1 (операция

"Запись" ), 17-10 (режим обмена с ОП), или 17-20 (операции "Чтение", "Чтение обратное") и 17-16 (режим обмена с

ПФУ).

Блок 2 памяти (фиг. 4) предназна 2® чен для согласования форматов данных, передаваемых между ОП и ПФУ, и состоит из L зон размером формата обмена с ОП (М-байтов). Адрес зоны и регистров байтов в зоне определяется дешиф- 25 ратором 5 и поступает на входы С регистров при записи данных с входа 16 в блок 2 памяти нли на входы V npu считывании информации на вход 18.

Блок 3 промежуточного хранения дан.30 ных (фиг. 2) предназначен для совмещения передачи данных в ОП и записи. в блок 2 памяти при операции "Чтение", "Чтение обратное". Запись информации ,с входа 18 в регистрах 32.1-32.М осу 35 ществляется по сигналу в линии 17-17, который формируется блоком 12 в операциях "Чтение", "Чтение обратное" при условии, что блок 3 свободен. Выдача данных на выход 15 блока осуще- 40 ствляется по сигналу в линии 17-9 в режиме "Обмен с ОП".

Регистр 4 адреса зоны памяти (фиг. 5) предназначен Для хранения 45 адреса зоны блока 2 памяти, присвоен" ной ПФУ, участвующей в текущей операции обмена,,формирования признака присвоения зоны памяти данному ПФУ 20-(К+1}1, и сигнала завершения; опе- 5, рации в устройстве.

Запись адреса зоны памяти с выхода блока 7 (фиг. 8) в регистр 43 осуществляется по сигналу в линии 17-13 (режим "Начальная установка") и тактовому сигналу на входе 25-10. При этом в триггер 44 с входа 13 запоминается признак запрещения или разрешения присвоения зоны памяти данному ПФУ.

Формирование признака присвоения зоны осуществляется в режиме "Модификация МПК" или при останове устройства по сигналу в линии 17-6 (" Останов" ), или 17-8 (нулевое значение счетчика байтов), или 17-7 ("Модификация MIIK") совместно с признаком запрещения присвоения зон с выхода триггера 44, или

17-/ совместно с (k+1), поступающим с блока 7 (отсутствие свободных зон).

Сигнал завершения операции в устройстве формируется по условиям формирования признака присвоения зон и тактовому сигналу .25-6 и передается по выходу 1 к блоку 7.

Дешифратор 5 (фиг. 6) предназначен для формирования адреса зоны и регистров байтов в зоне блока 2 памяти, а также определения адреса передаваемого байта из блока 2 памяти на выход

19 устройства через коммутатор 6 выбора данных.

Адрес зоны памяти формируется дешифратором 4? и выдается на выход

22-1.1...22-2. Адрес регистра байта в выбранной зоне, в зависимости от источника данных (ПФУ или ОП), определяемый входом 7-10, формируется по стробирующему сигналу в линии 17-22 следующим образом: если данные поступают с ПФУ, адрес формируется элементами 50-1.1...50-2.M из младших разрядов счетчика 11 адреса, поступающих с входа 21 через дешифратор 49 и мультиплексор 48; если данные поступают из

ОП, мультиплексор 48 выдает адрес всех байтов выбранной зоны ("Лог. "i" на входах А1, А2,...,AM).

Выход дешифратора 49 также определяет адрес передаваемого байта из блока 2 памяти на выход 19 устройства через коммутатор 6 выбора данных. Коммутатор 6 выбора данных (фиг. 7) предназначен для согласования форматов данных блока 2 памяти и ПФУ в операции .

"Запись".

Сигналы выбора. байта (входы Е передатчиков 53-1...53-M) формируются элементами И 51 по адресу байта с дешифратора 5 и сигналам в линиях 17-16 (" Обмен с ПФУ"), 17-1 (операция "Запись").

Блок 7 (фиг. 8) предназначен для динамической адресации и присвоения зон блока 2 памяти ПФУ, работающим в мультиплексном режиме. В зависимости от того, была ли присвоена ПФУ, участвующему в текущей операции ввода!

3 !

1587521 вывода, зона блока памяти или нет (определяется сигналом на входе 23-(k+t), различаются два режима работы блока

7: если ПФУ была ранее присвоена зо-. на, то адрес эоны памяти с входа 23 через мультиплексор 62 передается в регистр 4 адреса зоны памяти. В противном случае на выходе приоритетного шифратора (злементы И 58 и шифратор

60) формируется адрес младшей свободной зоны, который через мультиплексор 62 выдается на выходе блока. При этом элемент 59 формирует признак отсутствия свободных зон. Состояние зон 15 блока 2 памяти определяется триггерами 57-1.

В исходном состоянии по сигналу в линии 17-5 (" Общий сброс") через элементы И-HJIH 54, триггеры 57 устанавли- ip ваются в нулевом состоянии, что соответствует освобождению всех вон блока памяти и формированию на выходе приоритетного шифратора адреса младшей (первой) зоны. ЗАтем по сигналам на 25 входе 24 установкой соответствующих <. триггеров 57 в единичное состояние из списка зон блока 2 памяти исключаются неработоспособные зоны. Если ПФУ, участвующему в текущем обмене, ранее 3р не была присвоена зона!низкий уровень сигнала 23 — (k+1)g, то по сигна- лу в линии 17-12 (начальная установка).триггер зоны, определяемый выходом элементов И 58, устанавливается в единичное состояние. Если зона, участвующая в текущем обмене, должна быть освобождена, что определяется сигналом 1 от регистра 4 адреса зон; то триггер, определяемый адресом с вхо- 4р да 22 при условии исправности зоны, через соответствующий элемент И-ИЛИ 54 устанавливается в нулевое состояние.

Элемент И-ИЛИ 61 определяет момент обращения в ОП для передачи данных 45 при операциях "Чтение", "Чтение об.,ратное" (сигнал в линии 17-20) и ус-! ловии, что все зоны заняты (выходной сигнал k+1), или запрете присвоения зоны (сигнал 2 от регистра 4 адреса зоны памяти), или по завершению обмена с данным ПФУ.

Счетчик 8 байтов (фиг. 9) предназначен для подсчета количества передаваемых байтов данных при обмене между 55

ПФУ и ОП. Операция счета организуется совместно с сумматором 10.

Начальная загрузка регистра 66 осуществляется по сигналу в линии 17-18 (11Начальная установка"). При этом информация о необходимом количестве передаваемых данных с входа 26 устройства через сумматор 10 записывается в регистр 66.

В дальнейшем при каждой передаче байта информации между устройством и

ПФУ из содержимого регистра 66 сумматором 10 вычитается единица и по сигналам в линчях 17-16 (" Обмен с ПФУ"), 17-21 с блока 12 и тактовым сигналам на входе 25-6, 25-14 модифицированное значение записывается в регистр 66, Содержимое регистра 66 поступает на блок 9, а также через передатчик 68, управляемый сигналами в линиях 17-21, 17-7 (" Модификация МПК") и инверсным выходом триггера 74, на вход сумматора 10 и вход-выход устройства 26. Сигнал на инверсном выходе триггера 74 определяет время работы сумматора 10 со счетчиком 8 байтов.

Блок 9 (фиг. 11) предназначен для определения нулевого значения счетчика 8 байтов.

Сумматор 10 (фиг. 10) предназначен для модификации значения счетчика 8 байтов на "-1" и значения счетчика 11 адреса на "-1" при операции "Чтение ооратное или íà "+I" при "Чтение".

Время работы сумматора со счетчиками байтов и адреса определяется соответственно инверсным и прямым выходами триггера 74 и задается тактовыми сиг.. налами на входе 25-1, 25-4, 25-9 и

25-12.

На входы А сумматора, в зависимос. ти от состояния триггера 74, передается информация со счетчика 11 или

12. В режиме начальной установки на входы А информация для загрузки счетчика 11 адреса или 12 поступает с,вхо-да-выхода 26. При этом значение модификатора (вход В сумматора) равно нулю (задается входом 17-13) °

По сигналу в линии 17-16 (" Обмен с ПФУ") и сигналу с выхода триггера

74, а также по сигналам в линиях

17-14 (" Обмен с ПФУ", "Модификация

ПМК"), 17-19 (" Чтение обратное" ) и прямого выхода триггера 74 на входы

В1...B сумматора подается код ф одификации 11. ° .1. В остальных случаях устанавливается код модификации

00...01.

Счетчик 11 адреса (фиг. 12) предназначен. для формирования адреса обращения к ОП. Младшие разряды счет15

1587521

50 чика 11 адреса используются для формирования позиции байта в формате OIIr

Начальная загрузка регистра 79 осуществляется по сигналу в линии

17-15 (" Начальная установка"). При этом начальный адрес данных с входа

26 устройства через сумматор 10 записывается в регистр 79.

В дальнейшем при каждой передаче 10 байта информации между ПФУ и устрой-, ством содержимое счетчика 11 адреса модифицируется сумматором 10 и по сигналам в линиях 17-16 (нОбмен с ПФУ"), 17-21 с блока 12 и тактовым сигналам 15 на входе 25-3, 25-11 модифицированное значение записывается в регистр 79.

Запись модифицированного значения адреса в регистр 79 осуществляется также для операции 1Чтение1 или 11Чтение 20 обратное" (линия 17-20) в режиме "Модификация МПК" (линия 17-7) по сигналам в линиях 17-21 и 25-3.

С выхода регистра 79 старшие разряды передаются на выход 21 устройст- 25 ва для адресации при обмене данными с ОП. Мпадшие разряды передаются в дешифратор 5 для адресации байта при об" мене с ПФУ и в блок 12 для определения достижения границы формата обмена с ОП, а также через передатчик 81, управляемый сигналами прямого выхода триггера 74 и линии 17-14 ("Модификация MIK" или,"Обмен с ПФУ"), — на вход сумматора 10 и вход-выход 26 устройства.

Блок 12 работает следующим образом (фиг. 13-16).

По сигналу на входе 28 1 (" Общий сброс1) все узлы устройства устанав- 40 ливаются в исходное состояние. Инициализация работы блока 12 осуществляется по сигналу 28-3 (" Запрос начальной установки"), который по тактовому сигналу 25-1 возводит триггер 134 и 45 тем самым устанавливается режим "Начальная установка" (сигнал в линии

17-13 на фиг. 17, 20) . При этом на выходы 26 блока устанавливается код операции. По тактовому сигналу на входе 25-4 сигналом с выхода элемента И 147 в триггеры 147...139 записывается дешифрированный элементами

ИЛИ 120, 121» И 129, 130, ИЛИ 131 код операции, а также производится. началь-55 ная загрузка счетчика 8 байтов. По тактовому сигналу 25-8 элементом

И 145 вырабатывается сигнал начальной загрузки счетчика 11 адреса. По сигна, — . г лу в линии 17-3 и тактовому сигналу на входе 25-.10 в регистр 4 адреса зоны памяти записывается адрес эоны памяти. Далее по тактовому сигналу в линии 25-12 элементом И 143 вырабатывается сигнал, по которому в блоке 7 устанавливается .триггер занятости зоны (сигнал Уст. Тг на фиг. 17) . Сигнал Уст. Tr вырабатывается при условии, если эона еще не была присвоена (низкий уровень сигнала 23-(Е+1) на фиг. 17) . Режим "Начальная установка" завершается по тактовому сигналу в линии 25-16 сбросом триггера 134.

Временная диаграмма режима "Начальная установка" приведена на фиг. 17.

В верхней части временных диаграмм фиг ° 1 7-22 числами от 1 до 16 указаны порядковые номера тактовых сигналов с входа 25. Развернутая временная диаграмма этих сигналов приведена на фиг. 22, После выполнения начальной установки, в зависимости от кода операции

II II 11 II

Чтение, Чтение обратное (установлены соответственно триггеры 138, 137) или "Запись" (установлен триггер

139), устройство работает следующим образом.

При выполнении операций "Чтение", "Чтение обратное" по запросу от ПФУ (линия 27-2) и тактовому сигналу на входе 25-1 взвопится триггер 135 режима "Обмен с ПФУ" (линия 17-16 на фиг, 19, 21). По тактовым сигналам на входах 25-5 25-13 элементами ИЛИ 103, И 107, ИЛИ 115 вырабатывается сигнал в линию 17-22, служащий для выработки дешифратором 5 сигнала записи байта в блок памяти, а также элементами .

ИЛИ 103, И 107, ИЛИ 111 формируется на выходе 30 устройства сигнал синхронизации приема байта и устанавливается триггер 114 (сигнал в линии 17-21 на фиг. 19). При этом сигнал в линии 1721 используется в схеме управления счетчиком 8 байтов и счетчиком 11 адреса (соответственно для формирования сигналов ЗАП Б и 3AII А на фиг. 19).

Далее по сигналу на входе 25-12 элементами ИЛИ 105, И 110, ИЛИ 112 формируется сигнал сброса триггера 114 и тем самым завершается прием одного байта. Описанная выше последовательность приема одного байта повторяется по каждому сигналу с входа 27-2.

В процессе обмена с ПФУ элементами

И 85» ИЛИ-НЕ 86, И-ИЛИ 87 отслежива17

18

1587521 ется момент достижения границы формаI . та обмена с ОП (единичное значение младших разрядов счетчика 11 адреса для операции "Чтение", "Запись" или их нулевое значение для операции

"Чтение обратное") и по тактовым сигналам на входах 25-5, 25-13 через элементы И 88, ИЛИ 89, 93 устанавливается триггер 95 условия обращения к 10

ОП (линия 17-3 на фиг. 19).

Режим "Обмен с ПФУ" заканчивается сигналом сброса триггера 135, кото,рый формируется элементами ИЛИ 123, 124, И 128 по тактовым сигналам на 15 входах 25-8, 25-16 и сигналу в линии

17-3 или 27-1 (" Прерывание обмена" ).

Установка триггера 95 создает условия перехода к режиму "Обмен с ОП".

По сигналу в линии 17-3, тактовому сигналу на входе 25-14 элементом И 146 вырабатывается сигнал для записи слова данных из блока 2 памяти в регистр

3 промежуточного хранения данных. Затем по тактовому сигналу на входе

?5-15 элементами И 94, ИЛИ 98 формируется сигнал установки триггера 100 и через элемент 101 на выход 29-1 устройства выдается сигнал запроса на запись в ОП. При этом при наличии сиг-30 нала на выходе 29-3 доступности ОП по тактовому сигналу в линии 25-1 устанавливается триггер 133 режима обмена с ОП (линия 17-10 на фиг. 19) и по тактовому сигналу в линии 25-2 через 35 элемент И-ИЛИ 99 триггер 100 сбрасы-. вается.

После перезаписи данных из зоны памяти в блок 3 промежуточного хранения данных при условии отсутствия не- 40 обслуженных запросов в ОП (низкий уровень сигнала в линии 17-4) по тактовому импульсу на входе 25-13 триггер

97 сбрасывается . Далее по тактовому сигналу на входе 25-16 через элемент 45

И-HJIH 96 сбрасывается триггер 95.

Режим "Обмен с ОП" завершается сбросом триггера 133 по тактовому сигналу на входе 25-16.

Временные диаграммы работы блока

12 в режимах "Обмен с ПФУ", "Обмен с

ОП" для операций "Чтение", "Чтение обратное" приведены на фиг. 19.

Операция ввода-вывода в устройстве завершается по следующим условиям: наличие сигнала на выходе 31 нулевого значения счетчика байтов; наличие сигнала на входе 27-1 прерывания обмена;. поступление сигнала на вход 28-2 окончания передачи данных.

При этом устройство переходит в режим работы "Модификация МПК", устанавливаемый триггером 132 по тактовому импульсу на входе 25-1 (линия

17-7 на фиг. 18).

По сигналу в линии 17-7 содержимое счетчиков 8 и 11, а также регистра 4 адреса зоны памяти передается в УУПВВ..

При этом содержимое счетчика 11 адреса модифицируется (сигнал ЗАП А на фиг. 18). Если в режиме "Модификация MIK" присутствуют условия освобождения зоны памяти блока 2, то инициируется режим "Обмен с ОП" (линия 17-10 на фиг. 18).

Временная диаграмма работы устройства в режиме "Модификация МПК" приведена на фиг. 18.

При выполнении операции "Запись" в режиме "Начальная установка", кроме описанных выше действий, по тактовому сигналу на входе 25-13 через элементы

И 90, ИЛИ 98 устанавливается триггер

100 и на выход 29-2 выдается сигнал запроса на чтение из ОП. Режим "Обмен с ОП" (линия 17-10 на фиг. 20) устанавливается аналогично операциям "Чтение" и "Чтение обратное". При этом элементом И 116 по тактовому сигналу на входе 25-10 формируется сигнал в линии 17-22, который используется в схеме дешифратора 5 для формирования строба записи слова данных из ОП в блок 2 памяти.

Режим "Обмен с ОП" заканчивается по тактовому сигналу на входе 25-16.

Временные диаграммы работы блока в режимах "Начальная установка" и

"Обмен с ОП" для операции "Запись" приведены на фиг. 20.

После обмена с ОП при наличии сиг. нала на входе 27-2 готовности ПФУ к обмену блок 12 памяти переходит в режим "Обмен с ПФУ" (::игнал в линии

17-16 на фиг. 21).

Условия установки этого режима аналогичны условиям для операций "Чтение", "Чтение обратное"., Однако установка триггера 114 и выдача сигнала

30 синхронизации передачи байта осуществляется по тактовым сигналам на входах 25-2, 25-10 через элементы

ИЛИ 104, И 108, ИЛИ 111, При возникновении условий оконча- ния операции ввода-вывода в устройст19

1587521

20 ве, описанных для операций "Чтение", "Чтение обратное", в блоке 12;устанавливается режим "Модификация MIK" (сигнал в линии 17-7 на фиг. 21) ко5 торый выполняется также аналогично операциям "Чтение", "Чтение обратное" за исключением модификации счетчика адреса .

Временные диаграммы работы блока 1р

12 в режимах "Обмен с ПФУ" и "Модификация NIIK" приведены на фиг. 21. °

Так как при описании работы блока

12 временные диаграммы фиг. 17-22 в целом прокомментированы, в дальнейшем 15 рассмотрим те сигналы инситуации, которые при этом не были описаны, Сигнал на выходе 20-(1с+1), показанный на временных диаграммах фиг. 18 и 21 отражает процесс измене- 20 ния признака присвоения зоны памяти в режиме "Модификация МП1(" при занятости всех зон памяти (фиг. 18) или наличии на выходе 31 сигнала нулевого значения счетчика байтов (фиг. 21). 25

Сигнал Сч Б, показанный на временных диаграммах фиг. 18, 19 и 21, отражает время работы сумматора 10 со счетчиком 8 байтов (высокий уровень сигнала Сч Б) и со счетчиком 11 адре- 30 са (низкий уровень сигнала). В режиме

"Модификация МПК" (фиг. 18 и 21) высокий уровень сигнала Сч Б характеризует время выдачи содержимого счетчика байтов на выход 26 устройства, а низ- З5 кий уровень — содержимого счетчика адреса.

Формула изобретения

1..Устройство для обмена данными между оперативной памятью и периферийными устройствами, содержащее коммутатор данных, выходом соединенный с информационным входом блока памяти, 45 выход которого подключен к информационному входу блока промежуточного хранения данных и информационному входу коммутатора выбора данных, счетчик байтов, первый выход которого сое-50 динен с входом блока дешифрации нуля, 1 выходом подключенного к синхронизирующему входу блока управления, группа управляющих входов-выходов которого соединена со c÷åòÿhIèè входами.счетчи- 55 ка байтов и счетчика адреса, управляющими входами блоха промежуточного хранения данных, коммутатора данных, дешифратора адреса зоны памяти и первым информационным входом сумматора, выходом подключенного к информационным входам счетчика байтов и счетчика адреса, первая группа разрядных выходов которого подключена к первому информационному входу дешифратора адреса зоны памяти, первая группа выходов дешифратора адреса зоны памяти подключена к группе адресных входов блока памяти, вторые группы разрядных выходов счетчика адреса и счетчика байтов соединены соответственно с входом задания режима блока управления и вторым информационным входом сумматора, и регистр адреса зоны памяти, причем первый информационный вход коммутатора данных, выход коммутатора выбора данных, синхронизирукщий выход и входы запроса и установки блока управления являются соответствующими входами и выходами устройства для подключения к информационным выходу и входу, входу синхронизации байта и выходам запроса и начальной установки периферийного устройства, второй информационный вход и выход блока промежуточного хранения данных образуют вход-выход устройства для подключения к информационному входу-выходу оперативной памяти, первый выход счетчика адреса и вход-выход управления обращением блока ) управления являются соответствующими выходом и входом-выходом устройства для подключения к первому адресному входу и входу-выходу обращения оперативной памяти, выход блока дешифрации нуля, тактовый вход счетчика байтов, соединенный с тактовым входом счетчика адреса, являются синхронизирующими выходом и входом устройства, вторые выходы счетчиков адреса и байтов и вход задания режима блока управления образуют вход-выход. устройства для подключения к выходу кода операции процессора ввода-вывода, о т л и ч аю щ е е с я тем, что, с целью повышения пропускной способности устройства, в него введен блок адресации зон памяти, причем группа входов-выходов синхронизации блока адресации зон памяти соединена с первой группой управляющих входов коммутатора выбора данных, стробирующим входом регистра адреса зоны памяти и группой управляющих входов-выходов блока управления, ад ресный вход которого соединен с первым -выходом счетчика адреса, а тактовый вход — с входом устройства для

2l

22

1587521 подключения к тактовому выходу процес" сора ввода-вывода, второй управляющий вход коммутатора выбора данных соединен. с вторым выходом дешифратора адреса зоны памяти, второй информационный

5 вход которого подключен к первому выходу регистра адреса зоны памяти, информационный и тактовый входы которого являются соответствующими входами устройства для подключения к выходу запроса присвоения зоны периферийного устройства и синхронизируницему входу устройства, первый выход регистра адреса зоны памяти является выходом уст-15 ройства для подключения к второму адресному входу оперативной памяти, а второй выход и группа информационных входов соединены соответственно с входом режима и группой выходов блока::ад-20 ресации зон памяти, первая группа.адресных входов и группа блокировочных входов которого являются соответствующими группами входов устройстйа дляподключения к группам задающих входов 25 процессора ввода-вывода, а вторая группа адресных входов соедйнена с первой группой выходов дешифратора адреса зоны памяти.

2. Устройство по п. 1, о т л и ч а-30 ю щ е е с я тем, что блок адресации зон памяти содержит узел коммутации, первая и вторая группы информационных входов которого соединены соответственно с первой группой адресных входов и группой блокировбчных входов блока, группу триггеров занятости зоны памяти, установочные входы которых подключены к группе блокировочных входов блока, две группы элементов И, 40 шифратор, мультиплексор и элемент

И-ИЛИ, причем первый и второй управляющие входы узла коммутации соединены соответственно с входом режима блока и с группой входов-выходов синхро- 45 низации блока, группа выходов узла коммутации соединена с входами сброса триггеров занятости зоны памяти группы, синхровходы и информационные входы которых соединены соответственно с 50 выходами элементов И первой и второй групп, первые входы элементов И первой группы соединены с выходом первого элемента И, первый и второй входы .которого подключены соответственно 55 к группе входов-выходов синхронизации и второй группе адресных входов блока, вторые входы элементов И первой группы соединены с выходами элементов

И второй группы, группы входов которых подключены к с6ответствующим прямым и инверсным выходам триггеров занятости зоны памяти группы, группа входов второго элемента И соединена с прямыми выходами триггеров занятости эоны памяти группы, первая группа информационных входов и управлякиций вход мультиплексора соединены с второй группой адресных входов блока, а вторая группа информационных входов соединена с группой выходов шифратора, группа входов которого подключена к выходам элементов И второй группы, группа входов элемента И-ИЛИ соединена с выходом второго элемента И, входом режима блока и группой входов-выходов синхронизации блока, выход эле-, мента И-ИЛИ соединен с группой входов-выходов блока, группа выходов, мультиплексора и выход второго элемента И образует группу выходов блока.

3. Устройство по п. 1, о т л и ч аю щ е е с я тем, что блок управления содержит регистр режимов, узел дешифрации сигналов обмена с памятью и узел дешифрации сигналов обмена с периферийным устройством, причем группы управляющих входов, тактовые входы и первые информационные входы узлов дешифрации сигналов обмена- с памятью и с периферийным устройством и регистра режимов соединены соответственно с группой управляющих входов-выходов, тактовым входом и входом запроса блока, второй информационный вход регистра режима и выход узла дешифрации сигналов обмена с памятью образуют вход-выход управления обращением блока, а синхровходы соединены с входом синхронизации блока, группы выходов узлов дешифрации сигналов обмена с памятью и с периферийным устройством и регистра режимов подключены к группе управляющих входов-выходов блока, второй информационный вход узла дешифрации сигналов обмена с памятью является адресным входом блока, выход узла дешифрации сигналов обмена с периферийным устройством является выходом блока, третий информационный вход и вход начальной установки регистра режимов являются соответст-..: венно входами режимов ° и установки блока.

1587521

i587521

15875?1

От 10

1587521

1587521

Риг. 73

1587521

Фиг. 15

17

Эи.18

1 58752 Г дую

&б

ЗЮА

ГУ-З

I)- 8

ГУ17-1 рурк+r

f7-Ф .17-7

f7-1

МЮ

/717@us. 1У

1587521

%r (71717Фиг. Ь7 г717-1

Д7(Ф

CvE

ЯО .РЮ

ЗгО

77Фиг.Pf

1587521

8JЯ»

85Яе

О25фю

Ц»

Ю

zsgi фУ

РЖУ

3&

Я »

2ХСоставитель .В. Вертлиб

Техред Л.Сердюкова Корректор М лароши

Ф

Тирам 567 Подписное комитета по изобретениям и открытиям при ГКНТ СССР

Москва, Ж-35, Раушская наб., д, 4/5

;Редактор Е. Папп

Заказ 2421 ВЯИИПИ Государственного

113035, Производственно-издательский комбинат Патент ., г. Ужгород, ул. Гагарина, 1

И 1l

101