Устройство коррекции погрешностей аналого-цифрового преобразования

Полезная модель относится к измерительной технике и может быть использована в информационно-измерительных системах.

Техническим результатом является снижение сложности реализации при одновременном повышении точности и быстродействия.

Устройство коррекции погрешностей аналого-цифрового преобразования содержит генератор тактовых импульсов, k-разрядный двоичный счетчик, блок управления, два m-элементных блока ключей, m-разрядный ЦАП, коммутатор аналоговых сигналов, корректируемый k-разрядный АЦП, ОЗУ (2^m слова × k разряда), три k-разрядных регистра хранения, четыре k-разрядных сумматора, m-разрядный регистр хранения, m-разрядный сумматор, блок m трехвходовых схем ИЛИ, k-элементный блок инверторов, делитель на базе постоянного запоминающего устройства (2^2m слова × k разряда).

7 ил.

2 п.ф-лы

Область техники, к которой относится полезная модель

Полезная модель относится к измерительной технике, в частности к устройствам коррекции погрешностей аналого-цифрового преобразования, и может быть использована в информационно-измерительных системах.

Уровень техники

Известно устройство коррекции погрешностей аналого-цифрового преобразования, представляющее собой измерительно-вычислительное устройство (комплекс), содержащее магистраль, цифро-аналоговый преобразователь, коммутатор, аналого-цифровой преобразователь, вычислитель. Принцип работы данного устройства предполагает формирование кодового сигнала, пропорционального входному аналоговому сигналу и его запоминание, с последующим осуществлением n циклов коррекции, в первом из которых формируют первый эталонный кодовый сигнал, в качестве которого используется запомненный кодовый сигнал с последующим цифро-аналоговым и аналого-цифровым его преобразованием с запоминанием результата, после чего формируют второй эталонный кодовый сигнал путем добавления образцового кодового сигнала к первому эталонному кодовому сигналу с последующим цифро-аналоговым и аналого-цифровым его преобразованием с запоминанием результата, вычисляют скорректированный код входного аналогового сигнала по кодовым сигналам, пропорциональным входному и двум эталонным сигналам, запоминают его и сравнивают с запомненным кодовым сигналом, пропорциональным входному сигналу; если полученная разность не превышает наперед заданную величину, то формируют выходной кодовый сигнал, равный

скорректированному кодовому сигналу, в противном случае осуществляют следующие циклы коррекции, в которых в качестве первого эталонного кодового сигнала используют запомненный в предыдущем цикле коррекции скорректированный кодовый сигнал; вычисление скорректированного кодового сигнала осуществляют по формуле (1)

, причем:

при ; при

для i=2, ..., n;

где К - величина образцового сигнала;

Х _нск - не скорректированный код входного сигнала;

Х_i.ск - скорректированный код входного сигнала;

- результат цифрового измерения входного сигнала;

Y_i, - результаты аналого-цифрового преобразования первого и второго эталонных сигналов.

(Патент РФ №2085033 от 20.07.1997 г.).

Недостатком данного устройства является высокая сложность, низкая точность и низкое быстродействие.

Наиболее близким к предлагаемой полезной модели и взятое авторами за прототип, является измерительно-вычислительное устройство, содержащее управляющий вычислительный комплекс (УВК), магистраль типа "общая шина", точный цифро-аналоговый преобразователь, источник измеряемого сигнала, входной коммутатор аналоговых сигналов, групповой нормирующий преобразователь с нелинейной функцией преобразования, аналого-цифровой преобразователь (АЦП). В основе принципа работы

данного устройства лежит аналого-цифровое (прямое) преобразование исходного сигнала, цифро-аналоговое (обратное) преобразование сигнала, уменьшенного на величину образцового сигнала прямого преобразования исходного сигнала; полученный сигнал подвергают прямому преобразованию, осуществляют также обратное преобразование сигнала, увеличенного на величину образцового сигнала результата прямого преобразования исходного сигнала, полученный сигнал также подвергают прямому преобразованию, скорректированный результат преобразования исходного сигнала вычисляется по формуле

где К - величина образцового сигнала;

Y ₁ - результат аналого-цифрового преобразования исходного сигнала;

Y₂ - результат аналого-цифрового преобразования значения цифро-аналогового преобразования величины (Y₁-К);

Y₃ - результат аналого-цифрового преобразования значения цифро-аналогового преобразования величины (Y₁+К).

(Авторское свидетельство СССР №984030 от 23.12.1982 г.).

Недостатком данного устройства является высокая сложность, низкая точность и низкое быстродействие, а кроме того, при определенных характеристиках преобразователя, когда существенное значение имеет нелинейность, алгоритм коррекции оказывается нереализуемым.

Раскрытие полезной модели

Технический результат, который может быть достигнут с помощью предлагаемой модели, сводится к снижению сложности реализации при одновременном повышении точности и быстродействия.

Технический результат достигается тем, что в устройство коррекции погрешностей аналого-цифрового преобразования, содержащее m-разрядный цифро-аналоговый преобразователь, выход которого служит вторым

информационным входом коммутатора аналоговых сигналов, первый информационный вход которого служит входом устройства, а выход подключен ко входу корректируемого k-разрядного АЦП, введены генератор тактовых импульсов, k-разрядный двоичный счетчик, блок управления, два m-элементных блока ключей, ОЗУ (2 ^m слова × k разряда), три k-разрядных регистра хранения, m-разрядный регистр хранения, m-разрядный сумматор, блок m трехвходовых схем ИЛИ, k-элементный блок инверторов; четыре k-разрядных сумматора, делитель на базе постоянного запоминающего устройства (2 ^2m слова × k разряда), причем выход генератора тактовых импульсов подключен к входу k-разрядного двоичного счетчика, k выходов которого соединены с k входами блока управления, а m выходов из k (с (n+1)-го по k-й) одновременно подключены к m входам первого блока ключей и поразрядного ЦАП; k выходов корректируемого k-разрядного АЦП являются информационными входами ОЗУ и первого k-разрядного регистра хранения значения Y₁ , k выходов которого подключены ко второй группе входов второго k-разрядного сумматора, а m выходов из k (с (n+1)-го по k-й) одновременно подключены к m входам регистра хранения значения U_Э1 и m входам первой группы входов сумматора, вторую группу входов которого представляет вход младшего разряда, на который подано напряжение, соответствующее уровню логической единицы; выходы сумматора служат информационными входами второго блока ключей, выходы которого, а так же выходы m-разрядного регистра хранения значения U_Э1 и первого блока ключей являются, соответственно, вторым, первым и третьим входами блока m трехвходовых схем ИЛИ, выходы которого являются адресными входами ОЗУ; m выходов регистра хранения значения U_Э1 одновременно подключены и к m входам (с (n+1)-го по k-й) первой группы входов четвертого k-разрядного сумматора, на n первых входов (с 1-го по n-й) первой группы входов которого подан сигнал с уровнем логического нуля, а K-выходов являются выходом устройства; k выходов ОЗУ одновременно подключены к k входам третьего регистра хранения значения Y₃ и к k входам второго

регистра хранения значения Y₂, выходы которых подключены к входам второй группы входов третьего k-разрядного сумматора и k-элементного блока инверторов, соответственно; выходы последнего служат входами первой группы входов первого k-разрядного сумматора, вторую группу входов которого представляет вход младшего разряда, на который подано напряжение, соответствующее уровню логической единицы; выходы первого k-разрядного сумматора служат первыми входами второго и третьего k-разрядных сумматоров, выходы которых образовывают, соответственно, первую и вторую группы входов делителя на базе постоянного запоминающего устройства (2^2m слова × k разряда), выходы которого служат входами второй группы входов четвертого k-разрядного сумматора; выходы блока управления являются соответственно: первый выход - входом управления первого блока ключей, второй выход - входом управления коммутатора аналоговых сигналов, третий выход - входом управления записью (чтением) ОЗУ, четвертый выход - входом управления записью первого k-разрядного регистра хранения, пятый выход - входом управления записью m-разрядного регистра хранения значения U_Э1,шестой выход - входом перевода m-разрядного регистра хранения U _Э1 в третье состояние, седьмой выход - входом управления второго блока ключей, восьмой выход - входом управления записью второго k-разрядного регистра хранения, девятый выход - входом управления записью третьего k-разрядного регистра хранения, десятый выход - выход разрешения считывания информации с выходов устройства (четвертого k-разрядного сумматора).

Блок управления содержит дифференцирующую цепь, RS-триггер, три 4-входовых элементов И, два n-входовых элемента И, k-входовый элемент И, (n-4)-входовый элемент ИЛИ-НЕ, три элемента И, три элемента НЕ, 2-входовый элемент И, причем вход дифференцирующей цепи соединен с клеммой питания, а выход с R-входом RS-триггера, выход которого соединен с первыми входами всех трех 4-входовых элементов И и n-м входом n-входового элемента И, входы которого подключены, начиная с 1-го по (n-1)-й,

к соответствующим входам блока управления; S-вход RS-триггера соединен с выходом k-входового элемента И, входы которого подключены, начиная с 1-го по k-й, к входам блока управления; вторые входы всех трех 4-входовых элементов И, соединены, соответственно, с первым, вторым и третьим входами блока управления, а третьи входы - с n-м входом блока управления; входы, с 4-го по (n-1)-й вход, блока управления соединены со входами (n-4)-входового элемента ИЛИ-НЕ, выход которого является четвертым входом всех трех 4-входовых элементов И; входы с 1-го по n-й вход блока управления соединены со входами второго n-входового элемента И, выход которого является первым и третьим выходом блока управления; n-й вход блока управления является вторым выход блока управления; 4-м выходом блока управления служит выход первого n-входового элемента И; выход первого 4-входового элемента И подключен к третьим входам, непосредственно, первого и третьего 3-входовых элементов И, а через первый элемент НЕ, второго 3-входового элемента И; выход второго 4-входового элемента И подключен ко вторым входам, непосредственно, 2-входового элемента И и второго и третьего 3-входовых элементов И, а через второй элемент НЕ, первого 3-входового элемента И; выход третьего 4-входового элемента И подключен к первому входу, непосредственно, 2-входового элемента И, а через третий элемент НЕ, первого, второго и третьего 3-входовых элементов И; выходы первого, второго и третьего 3-входовых элементов И являются, соответственно, пятым, шестым и восьмым, седьмым и девятым выходами блока управления; выход 2-входового элемента И является десятым выходом блока управления.

В основе работы предлагаемого устройства коррекции погрешностей АЦП лежат следующие концепции.

Погрешности АЦП можно разделить на три группы: аддитивные (не зависят от входного сигнала), мультипликативные (прямо пропорциональны входному сигналу) и нелинейные (связаны со значением входного сигнала нелинейной зависимостью).

В общем случае, функция преобразования аналого-цифрового преобразователя: у=F(x), фиг.1, может быть аппроксимирована бесконечным рядом. Например, при ограничении степенным рядом третьего порядка функция преобразования имеет вид:

Выбор аппроксимирующей функции третьего порядка позволяет осуществлять точную коррекцию всех видов погрешностей аналого-цифрового преобразователя. Однако при вычислении скорректированного входного сигнала приходится решать кубическое уравнение:

В то же время любая, сколь угодно нелинейная функция преобразования АЦП, может быть аппроксимирована кусочно-линейной функцией, фиг.2. На участках линейности которой функция преобразования АЦП описывается выражением

и для вычисления скорректированного входного сигнала приходится решать линейное уравнение, что несравненно проще предыдущего случая. Причем точность аппроксимации будет тем выше, чем короче отрезки аппроксимирующей ломанной.

Коэффициенты а и b аппроксимирующей функции могут быть определены на основе метода эталонных сигналов. Согласно которому, на вход АЦП подаются измеряемая величина Х и два эталонных сигнала (U_э1, U _э2), фиг.3. Тем самым, имеет место система уравнений:

где Y₁, Y₂ , Y₃ - значения выходного кода АЦП при подаче на его вход соответственно величин X, U _э1, U_э2. Искомыми переменными являются а, b, X.

Для нахождения определителя, систему (8) представим в следующем виде:

На основании (9) выражение для определителя системы запишется в следующем виде:

Физическая реализуемость алгоритма имеет место при неравенстве определителя системы нулю, то есть при неравных значениях эталонных сигналов U_э1 и U_э2.

Расчетные значения X_p, a _p, b_р переменных X, a, b будут равны:

Краткое описание чертежей

На фиг.1 приведены линейная безъискаженная и выпукло-вогнутая аддитивно-мультипликативная (искаженная) характеристики преобразования АЦП.

На фиг.2 приведены линейная безъискаженная и аппроксимированная выпукло-вогнутая аддитивно-мультипликативная (искаженная) характеристики преобразования АЦП.

На фиг.3 приведены графические построения, поясняющие порядок расчета коэффициентов а и b аппроксимирующей функции характеристики преобразования АЦП на основе метода эталонных сигналов.

На фиг.4 приведена структурная схема устройства коррекции погрешностей аналого-цифрового преобразования.

На фиг.5 приведена структурная схема блока управления устройства коррекции погрешностей аналого-цифрового преобразования.

На фиг.6 приведены временные диаграммы работы устройства коррекции погрешностей аналого-цифрового преобразования.

На фиг.7 приведены временные диаграммы работы устройства коррекции погрешностей аналого-цифрового преобразования на этапе коррекции, причем на интервале формирования одной из групп пакетов из 2 ⁿ импульсов.

Осуществление полезной модели

Устройство коррекции погрешностей аналого-цифрового преобразования содержит генератор тактовых импульсов (ГТИ) 1, k-разрядный двоичный счетчик 2, блок 3 управления, m-элементный блок 4 ключей, m-разрядный ЦАП 5, коммутатор 6 аналоговых сигналов, корректируемый k-разрядный АЦП 7, ОЗУ 8 (2^m слова × k разряда), k-разрядный регистр 9 хранения значения Y₁ , k-разрядный сумматор 10, m-разрядный регистр 11 хранения значения U_Э1, m-разрядный сумматор 12, m-элементный блок 13 ключей, блок 14 m трехвходовых схем ИЛИ, k-разрядный сумматор 15, k-разрядный регистр 16 хранения значения Y ₃, k-разрядный регистр 17 хранения значения Y ₂, k-разрядный сумматор 18, k-элементный блок 19 инверторов, k-разрядный сумматор 20, делитель 21 на базе постоянного запоминающего устройства (2^2m слова × k разряда), причем

выход генератора тактовых импульсов 1 подключен к входу k-разрядного двоичного счетчика 2, k выходов которого соединены с k входами блока 3 управления, а m выходов из k (с (n+1)-го по k-й) одновременно подключены к m входам первого блока 4 ключей и m-разрядного ЦАП 5, выход которого подключен к второму информационному входу коммутатора 6 аналоговых сигналов, первый информационный вход которого служит входом устройства, а выход подключен ко входу корректируемого n-разрядного АЦП 7; k выходов корректируемого k-разрядного АЦП являются информационными входами ОЗУ 8 и первого k-разрядного регистра 9 хранения значения Y ₁, k выходов которого подключены ко второй группе входов k-разрядного сумматора 10, а m выходов из k (с (n+1)-го по k-й) одновременно подключены к m входам регистра 11 хранения значения U_Э1 и m входам первой группы входов сумматора 12, вторую группу входов которого представляет вход младшего разряда, на который подано напряжение, соответствующее уровню логической единицы; выходы сумматора 12 служат информационными входами блока ключей 13, выходы которого, а так же выходы m-разрядного регистра 11 хранения значения U_Э1 и блока ключей 4 являются, соответственно, вторым, первым и третьим входами блока 14 m трехвходовых схем ИЛИ, выходы которого являются адресными входами ОЗУ 8; m выходов регистра 11 хранения значения U _Э1 одновременно подключены и к m входам (с (n+1)-го по k-й) первой группы входов k-разрядного сумматора 15, на n первых входов (с 1-го по n-й) первой группы входов которого подан сигнал с уровнем логического нуля, а К-выходов являются выходом устройства; k выходов ОЗУ 8 одновременно подключены к k входам регистра 16 хранения значения Y₃ и к k входам регистра 17 хранения значения Y₂, выходы которых подключены к входам второй группы входов k-разрядного сумматора 18 и k-элементного блока 19 инверторов, соответственно; выходы последнего служат входами первой группы входов k-разрядного сумматора 20, вторую группу входов которого представляет вход младшего разряда, на который подано напряжение,

соответствующее уровню логической единицы; выходы k-разрядного сумматора 20 служат первыми входами k-разрядных сумматоров 10 и 18, выходы которых образуют, соответственно, первую и вторую группы входов делителя 21 на базе постоянного запоминающего устройства (2 ^2m слова × k разряда), выходы которого служат входами второй группы входов k-разрядного сумматора 15; выходы блока 3 управления являются соответственно: первый выход - входом управления блока 4 ключей, второй выход - входом управления коммутатора 6 аналоговых сигналов, третий выход - входом управления записью (чтением) ОЗУ 8, четвертый выход - входом управления записью k-разрядного регистра 9 хранения, пятый выход - входом управления записью m-разрядного регистра 11 хранения значения U _Э1, шестой выход - входом перевода m-разрядного регистра 11 хранения U_Э1 в третье состояние, седьмой выход - входом управления блока 13 ключей, восьмой выход - входом управления записью k-разрядного регистра 17 хранения, девятый выход - входом управления записью k-разрядного регистра 16 хранения, десятый выход - выход разрешения считывания информации с выходов устройства (k-разрядного сумматора 15).

Блок 3 управления содержит дифференцирующую цепь 22, RS-триггер 23, три 4-входовых элементов И 24_1-3, два n-входовых элемента И 25_1-2, k-входовый элемент И 26, (n-4)-входовый элемент ИЛИ-НЕ 27, три элемента И 28_1-3 , три элемента НЕ 29_1-3, 2-входовый элемент И 30, причем вход дифференцирующей цепи 22 соединен с клеммой питания, а выход с R-входом RS-триггера 23, выход которого соединен с первыми входами 4-входовых элементов И 24_1-3 и n-м входом n-входового элемента И 25₁ , входы которого подключены, начиная с 1-го по (n-1)-й, к входам блока 3 управления; S-вход RS-триггера 23 соединен с выходом k-входового элемента И 26, входы которого подключены, начиная с 1-го по k-й, к входам блока 3 управления; вторые входы 4-входовых элементов И 24_1-3, соединены, соответственно, с первым, вторым и третьим входами блока 3 управления, а третьи входы - с n-м входом блока 3 управления; входы с 4-го по (n-1)-й вход

блока 3 управления соединены со входами (n-4)-входового элемента ИЛИ-НЕ 27, выход которого является четвертым входом 4-входовых элементов И 24_1-3; входы с 1-го по n-й вход блока 3 управления соединены со входами n-входового элемента И 25₂, выход которого является первым и третьим выходом блока 3 управления; n-й вход блока 3 управления является вторым выходом блока 3 управления; 4-м выходом блока 3 управления служит выход n-входового элемента И 25 ₁; выход 4-входового элемента И 24₁ подключен к третьим входам, непосредственно, 3-входовых элементов И 28_1,3, а через элемент НЕ 29 ₁, 3-входового элемента И 28₂; выход 4-входового элемента И 24₂ подключен ко вторым входам, непосредственно, 2-входового элемента И 30 и 3-входовых элементов И 28_2,3, а через элемент НЕ 29 ₂, 3-входового элемента И 28₁; выход 4-входового элемента И 24₃ подключен к первому входу, непосредственно, 2-входового элемента И 30, а через элемент НЕ 29₃, 3-входовых элементов И 28_1,2,3; выходы 3-входовых элементов И 28_1,2,3 являются, соответственно, пятым, шестым и восьмым, седьмым и девятым выходами блока 3 управления; выход 2-входового элемента И 30 является десятым выходом блока 3 управления.

Структурные схемы устройства коррекции погрешностей аналого-цифрового преобразования и блока управления данного устройства, приведены, соответственно, на фиг.4 и 5, диаграммы, поясняющие принцип их работы, приведены на фиг.6 и 7.

В ходе анализа работы устройства следует учесть, что ГТИ 1 периодически формирует пакеты из 2ⁿ импульсов (фиг.6. а)), записываемых в k-разрядный двоичный счетчик 2. При этом имеет место соотношение:

Блок 3 управления работает следующим образом.

В момент включения устройства, на выходе дифференцирующей цепи 22 формируется импульс, переводящий RS-триггер 23 в нулевое состояние. Низкий потенциал на выходе которого приводит к формированию низкого потенциала на выходе элементов И 24_1-3 и И 25₁, а значит и на

выходе элементов И 28_1-3 и И 30 (4-10 выходах блока 3 управления). Состояние RS-триггера 23 остается неизменным в течении первых 2^k=2^m·2 ⁿ тактов ГТИ 1 (фиг.6. а, д).

В момент поступления на входы блока 3 управления кода числа соответствующего (2 ⁿ-1)-му импульсу ГТИ 1 на выходе элемента И 25 ₂, а значит и выходах 1, 3 блока 3 управления, формируется импульс напряжения (фиг.7.г).

В момент поступления на входы блока 3 управления кода числа соответствующего 2 ^n-1-мy импульсу ГТИ 1 на (1÷n-1)-й входы элемента И 25₁ подается высокий потенциал.

В интервале формирования [2^n-1÷2 ⁿ] импульсов ГТИ 1, на n-ном входе блока 3 управления устанавливается высокий потенциал 1 (фиг.6. а, е; 7. б). Он одновременно подается на третьи входы элементов И 24_1-3 и второй выход блока 3 управления.

В момент поступления на входы блока 3 управления кода числа соответствующего (2 ^k-1)-му импульсу ГТИ 1 (в момент завершения первых 2 ^k=2^m·2ⁿ тактов ГТИ 1 (фиг.6. а, д)), на выходе элемента И 26 формируется высокий потенциал переводящий RS-триггер 23 в единичное состояние.

Высокий потенциал на выходе которого, а также элемента ИЛИ-НЕ 27, обеспечивает, в дальнейшем, формирование на выходах элементов И 24 кодов (2^n-1+1)÷(2 ^n-1+7) импульсов ГТИ 1.

Схема соединения элементов НЕ 29_1-3, И 28_1-3 , И 30 представляет собой схему дешифратора кодов:

- (2 ^n-l+1)-го импульса ГТИ 1, формируется на пятом выходе блока 3 управления (фиг.7. д);

- (2^n-1+2)-го импульса ГТИ 1, формируется на шестом и восьмом выходах блока 3 управления (фиг.7. е);

- (2^n-1+3)-го импульса ГТИ 1, формируется на седьмом и девятом выходах блока 3 управления (фиг.7. ж);

- (2^n-1+7)-го импульса ГТИ 1, формируется на десятом выходе блока 3

управления (фиг.7. и).

Устройство коррекции погрешностей аналого-цифрового преобразования работает следующим образом.

Работа устройства проходит в два этапа - этап тестирования и этап коррекции.

Этап тестирования

Этап непрерывного тестирования начинается в момент включения устройства и продолжается в течении первых 2^k=2^m ·2ⁿ тактов ГТИ 1 (фиг.6. а, е). Он сопровождается появлением сигналов управления на первом, втором и третьем выходах блока 3 управления.

Периодически, в интервале формирования кодов [2^n-1÷2 ⁿ-1]-го импульсов ГТИ 1, (фиг.6. б), высокий уровень потенциала, со 2-го выхода блока управления 3 (фиг.6. е) обеспечивает коммутацию, по средством коммутатора 6 аналоговых сигналов, напряжения с выхода ЦАП 5 на вход АЦП 7. Периодически, в момент формирования кода (2ⁿ-1)-го импульса ГТИ 1, (фиг.6. г):

- блок ключей 4, по команде с первого выхода блока управления 3, переводится в открытое состояние;

- ОЗУ 8, по команде с третьего выхода блока управления 3, переводится в режим записи.

Уровень напряжения сигнала на выходе m-разрядного ЦАП 5, фактически, пропорционален не номеру такта (коду k-разрядного двоичного счетчика 2), а коду числа групп пакетов из 2 ⁿ импульсов, (фиг 6. в), так как входы m-разрядного ЦАП 5 соединены с m старшими разрядами k-разрядного двоичного счетчика 2 (с (n+1)-го по k-й выходы). Иными словами, на выходе m-разрядного ЦАП 5 формируются уровни эталонных сигналов U _э, приобретающих в дальнейшем смысл U_э1 или U_э2. Интервал U_э в кодовом эквиваленте описывается выражением.

Код соответствующий выходному напряжению m-разрядного ЦАП 5

(U_э) одновременно служит адресом ячеек памяти ОЗУ 8, в которые записывается выходной код АЦП 7. К моменту поступления 2^k-того (2 ^m-ного) такта, в ОЗУ 8 формируется матрица значений Y характеристики преобразования АЦП 8. Этап непрерывного тестирования завершается (фиг.6. е, t_{непр.тест}), начинается этап коррекции.

Этап коррекции.

Этап коррекции погрешностей характеризуется двумя циклами:

1) анализа входного сигнала (интервал времени t_авс (фиг.6.е, t _авс; фиг.7. б, t_авс);

2) периодического тестирования (интервал времени (фиг.6.е; 7.б; t _{пер.тест}), определяемых очередностью поступления групп из 2^n-1 импульсов.

Первый цикл осуществляется в первой (пассивной) половине тактов (нечетного номера группы из 2^n-1 импульсов), второй цикл - в активной половине тактов.

При наступлении пассивной части импульса, формируемого на выходе триггера n-ного разряда k-разрядного двоичного счетчика 2 (фиг.6. б; фиг.7. б), на втором выходе блока управления 3 устанавливается уровень логического нуля (фиг.6. е, t _авс; фиг.7. б, t_авс), что обеспечивает коммутацию, по средством коммутатора 6 аналоговых сигналов напряжения с входа устройства на вход АЦП 7. Запоминание результата аналого-цифрового преобразования отсчетов информационного входного сигнала (значения Y₁) осуществляется k-разрядным регистром 9 хранения значения Y₁ по команде поступающей с 4 выхода блока 3 управления (фиг.7. г). Длительность интервала t_авс (интервал формирования (2 ^n-1-1) тактов определяется быстродействием АЦП 7).

При наступлении активной части импульса, формируемого на выходе триггера n-ного разряда k-разрядного двоичного счетчика 2 (фиг.6. б; фиг.7. б) алгоритм работы устройства аналогичен алгоритму этапа непрерывного тестирования. При этом, во втором цикле (фиг.6. е; t_{пер.тест}) проходит одновременно:

- собственно сама коррекция результата аналого-цифрового

преобразования (расчет скорректированного результата);

- периодическое тестирование АЦП 7, которое проводится в силу возможной нестабильности параметров работающего АЦП.

Периодически, в момент формирования кода (2^n-1+1)-го такта ГТИ 1, импульсом с 5-го выхода блока управления 3, m-разрядный регистр 11 хранения значения U_э1 переводится в режим записи, (фиг.7. д) в него записывается m-разрядный код - код m старших разрядов значения U_э1.

Одновременно с этим, в m-разрядном сумматоре 12, на младший разряд которого подан уровень логической единицы, устанавливается код значения U_э2 (код m старших разрядов которого больше на единицу кода значения U_э1 ).

Периодически, в момент формирования кода (2 ^n-1+2)-го такта ГТИ 1 (фиг.7.е):

- импульсом с 6-го выхода блока управления 3, осуществляется переключение выходов m-разрядного регистра 11 хранения значения U_э1 из третьего (высокоимпедансного) состояния в нормальное;

- импульсом с 8-го выхода блока управления 3, k-разрядный регистр 17 хранения значения Y₂ переводится в режим записи;

- так как ОЗУ 8 находится в режиме чтения, информация из ячеек, адрес которых соответствует выходному коду m-разрядного регистра 11 хранения значения U_э1 , поступающего через блок m трехвходовых схем ИЛИ 14 на шину адресов ОЗУ 8, записывается в k-разрядный регистр 17 хранения значения Y₂.

Периодически, в момент формирования кода (2^n-1+2)-гo такта ГТИ 1 (фиг.7.ж):

- импульс на 7-м выходе блока управления 3 обеспечивает коммутацию выходного кода сумматора 12 на шину адресов ОЗУ 8;

- импульсом с 9-го выхода блока управления 3, k-разрядный регистр 16 хранения значения Y₃ переводится в режим записи;

- так как ОЗУ 8 находится в режиме чтения, информация из ячеек, адрес которых соответствует выходному коду m-разрядного сумматора 12,

записывается в k-разрядный регистр 16 значения Y₃.

Код значения Y₂ преобразуется в дополнительный (соответствующий значению - Y₂, но без введения знакового разряда) по средством k-элементного блока 19 инверторов и k-разрядного сумматора 20, на младший разряд второй группы входов которого подан уровень логической единицы. Использование знакового разряда не обязательно, так как имеет место безусловное выполнение условий: Y₁Y₂, Y₃>Y ₂.

Так как на вторые группы входов k-разрядных сумматоров 10 и 18 поданы, соответственно, коды значений Y ₁ и Y₃, на первую и вторую группы входов делителя 21 на базе постоянного запоминающего устройства (2^2m слова × k разряда), поступают, соответственно, коды разности (Y₁-Y ₂) и (Y₃-Y₂ ). Так как интервал U_э является константой, часть выражения (13), а именно:

реализуется в делителе 21 путем предварительной записи в постоянное запоминающее устройство возможных вариантов расчетных значений.

Окончательное вычисление кода скорректированного результата АЦП, суммирование выходного кода делителя 21 и кода значения U_Э1 осуществляется посредством k-разрядного сумматора 15. При этом, преобразование m-разрядного кода U_Э1 в k-разрядный код осуществляется путем добавления n нулевых младших разрядов (подачи m-разрядного кода U_Э1 на m входов (с (n+1)-го по k-й) первой группы входов k-разрядного сумматора 15, на n первых входов (с 1-го по n-й) первой группы входов которого подан сигнал с уровнем логического нуля).

Периодически, в момент формирования кода (2^n-l+7)-гo импульса ГТИ 1, импульсом с 10-го выхода блока управления 3 (фиг.7. и), устройство коррекции переводится в режим разрешения считывания информации с выходов устройства (k-разрядного сумматора 15).

Предлагаемое устройство коррекции погрешностей аналого-цифрового

преобразования обеспечивает безъискаженное аналого-цифровое преобразование сигналов, с минимальной загрузкой вычислительных ресурсов, за два такта аналого-цифрового преобразования.

Минимальная загрузка вычислительных ресурсов существенно выделяет предлагаемое устройство по сравнению с прототипом, и особенно аналогом, по целому ряду показателей:

1) сложности реализации - прототип несомненно сложнее, так как, в соответствии с алгоритмом реализации, эталонные сигналы формируются как полноразрядная (k-разрядная) сумма или разность кодов результата аналого-цифрового преобразования измеренного значения (исходного сигнала) и образцового сигнала.

2) степени коррекции погрешностей - прототип обеспечивает меньшую точность аналого-цифрового преобразования в силу возможного возникновения ситуаций:

где U_{вx.max, min} - максимально (минимально) допустимое входное значение АЦП;

К - величина образцового сигнала;

Y₁ - результат аналого-цифрового преобразования исходного сигнала.

3) быстродействию - прототип обладает значительно более низким быстродействием, так как предполагает проведение трех тактов аналого-цифрового преобразования и последующее полноразрядное вычисление скорректированного результата, против двух тактов в предлагаемом устройстве (расчеты проводятся в ходе второго такта), то есть реальное быстродействие прототипа, примерно, в два раза меньше, чем у предлагаемого устройства.

В ходе проведения сравнительной оценки прототипа и предлагаемого устройства, нельзя не учитывать критерий готовности устройства к использованию (времени выхода устройства на рабочий режим), по которому

предлагаемое устройство явно проигрывает. Однако следует учесть, что измерительная техника, к области которой относится полезная модель, в обязательном порядке, предполагает предварительный «прогрев» аппаратуры перед началом измерений, а значит, длительность этапа тестирования предлагаемого устройства, составляющая доли секунды (единицы секунд), не окажет практически никакого влияния на коэффициент готовности измерительной техники (информационно-измерительной системы). Справедливость изложенного обусловлена тем, что в коррекции характеристик преобразования нуждаются прежде всего высокоскоростные АЦП. В частности 12-разрядный последовательно-параллельный АЦП ADC 12281 выполняет до 20 млн. отсчетов в секунду (Волович Г.И. Микросхемы АЦП и ЦАП / Г.И.Волович, В.Б.Ежов. - М.: Издательский дом «Додэка-XXI», 2005. - 432 с.), в силу этого, этап непрерывного тестирования согласно выражению

где d=2 - количество возможных обращений к АЦП за такт;

k - количество тактов за период непрерывного тестирования АЦП;

n - количество разрядов в коде испытательного сигнала (при k=12, n=6);

N_t=2·10 ⁷ - количество отсчетов в секунду (количество обращений к АЦП за секунду);

составит:

То есть в случае реализации предлагаемого устройства, по отношению к прототипу, будет иметь место:

1) снижение сложности;

2) увеличение точности;

3) повышение быстродействия.

1. Устройство коррекции погрешностей аналого-цифрового преобразования, содержащее m-разрядный цифроаналоговый преобразователь, выход которого служит вторым информационным входом коммутатора аналоговых сигналов, первый информационный вход которого служит входом устройства, а выход подключен ко входу корректируемого k-разрядного АЦП, отличающееся тем, что в устройство введены генератор тактовых импульсов, k-разрядный двоичный счетчик, блок управления, два m-элементных блока ключей, ОЗУ (2^m слова × k разряда), три k-разрядных регистра хранения, m-разрядный регистр хранения, m-разрядный сумматор, блок m трехвходовых схем ИЛИ, k-элементный блок инверторов; четыре k-разрядных сумматора, делитель на базе постоянного запоминающего устройства (2 ^2m слова × k разряда), причем выход генератора тактовых импульсов подключен к входу k-разрядного двоичного счетчика, k выходов которого соединены с k входами блока управления, а m выходов из k (с (n+1)-го по k-й) одновременно подключены к m входам первого блока ключей и m-разрядного ЦАП; k выходов корректируемого k-разрядного АЦП являются информационными входами ОЗУ и первого k-разрядного регистра хранения значения Y₁ , k выходов которого подключены ко второй группе входов второго k-разрядного сумматора, а m выходов из k (с (n+1)-го по k-й) одновременно подключены к m входам регистра хранения значения U_Э1 и m входам первой группы входов сумматора, вторую группу входов которого представляет вход младшего разряда, на который подано напряжение, соответствующее уровню логической единицы; выходы сумматора служат информационными входами второго блока ключей, выходы которого, а также выходы m-разрядного регистра хранения значения U_Э1 и первого блока ключей являются соответственно вторым, первым и третьим входами блока m трехвходовых схем ИЛИ, выходы которого являются адресными входами ОЗУ; m выходов регистра хранения значения U_Э1 одновременно подключены и к m входам (с (n+1)-го по k-й) первой группы входов четвертого k-разрядного сумматора, на n первых входов (с 1-го по n-й) первой группы входов которого подан сигнал с уровнем логического нуля, а k выходов являются выходом устройства; k выходов ОЗУ одновременно подключены к k входам третьего регистра хранения значения Y₃ и к k входам второго регистра хранения значения Y₂, выходы которых подключены к входам второй группы входов третьего k-разрядного сумматора и k-элементного блока инверторов, соответственно; выходы последнего служат входами первой группы входов первого k-разрядного сумматора, вторую группу входов которого представляет вход младшего разряда, на который подано напряжение, соответствующее уровню логической единицы; выходы первого k-разрядного сумматора служат первыми входами второго и третьего k-разрядных сумматоров, выходы которых образуют, соответственно, первую и вторую группы входов делителя на базе постоянного запоминающего устройства (2 ^2m слова × k разряда), выходы которого служат входами второй группы входов четвертого k-разрядного сумматора; выходы блока управления являются соответственно: первый выход - входом управления первого блока ключей, второй выход - входом управления коммутатора аналоговых сигналов, третий выход - входом управления записью (чтением) ОЗУ, четвертый выход - входом управления записью первого k-разрядного регистра хранения, пятый выход - входом управления записью m-разрядного регистра хранения значения U _Э1, шестой выход - входом перевода m-разрядного регистра хранения U_Э1 в третье состояние, седьмой выход - входом управления второго блока ключей, восьмой выход - входом управления записью второго k-разрядного регистра хранения, девятый выход - входом управления записью третьего k-разрядного регистра хранения, десятый выход - выход разрешения считывания информации с выходов устройства (четвертого k-разрядного сумматора).

2. Устройство коррекции погрешностей аналого-цифрового преобразования по п.1, отличающееся тем, что блок управления содержит дифференцирующую цепь, RS-триггер, три 4-входовых элементов И, два n-входовых элемента И, k-входовый элемент И, (n-4)-входовый элемент ИЛИ-НЕ, три элемента И, три элемента НЕ, 2-входовый элемент И, причем вход дифференцирующей цепи соединен с клеммой питания, а выход с R-входом RS-триггера, выход которого соединен с первыми входами всех трех 4-входовых элементов И и n-м входом n-входового элемента И, входы которого подключены, начиная с 1-го по (n-1)-й, к соответствующим входам блока управления; S-вход RS-триггера соединен с выходом k-входового элемента И, входы которого подключены, начиная с 1-го по k-й, к входам блока управления; вторые входы всех трех 4-входовых элементов И, соединены, соответственно, с первым, вторым и третьим входами блока управления, а третьи входы - с n-м входом блока управления; входы, с 4-го по (n-1)-й вход, блока управления соединены со входами (n-4)-входового элемента ИЛИ-НЕ, выход которого является четвертым входом всех трех 4-входовых элементов И; входы с 1-го по n-й вход блока управления соединены со входами второго n-входового элемента И, выход которого является первым и третьим выходом блока управления; n-й вход блока управления является вторым выходом блока управления; 4-м выходом блока управления служит выход первого n-входового элемента И; выход первого 4-входового элемента И подключен к третьим входам, непосредственно, первого и третьего 3-входовых элементов И, а через первый элемент НЕ, второго 3-входового элемента И; выход второго 4-входового элемента И подключен ко вторым входам, непосредственно, 2-входового элемента И и второго и третьего 3-входовых элементов И, а через второй элемент НЕ, первого 3-входового элемента И; выход третьего 4-входового элемента И подключен к первому входу, непосредственно, 2-входового элемента И, а через третий элемент НЕ, первого, второго и третьего 3-входовых элементов И; выходы первого, второго и третьего 3-входовых элементов И являются, соответственно, пятым, шестым и восьмым, седьмым и девятым выходами блока управления; выход 2-входового элемента И является десятым выходом блока управления.