Составной быстродействующий аналого-цифровой преобразователь

Полезная модель относится к области цифровой техники, в частности к устройствам преобразования аналогового напряжения в цифровой код. Сущность полезной модели заключается в том, что для повышения точности и быстродействия аналого-цифрового преобразования быстропротекающих процессов, составной быстродействующий аналого-цифровой преобразователь, по сравнению с прототипом, дополнительно содержит схему выборки-хранения, аналоговый ключ, регистр памяти, вход управления, блок синхронизации, содержащий RS-триггер и два элемента задержки. 4 ил. 1 П ф-лы.

Область техники, к которой относится полезная модель

Полезная модель относится к области цифровой техники, в частности к устройствам преобразования аналогового напряжения в цифровой код.

Уровень техники

Известно устройство быстродействующего аналого-цифрового преобразователя (АЦП), содержащее две группы дифференциальных переключателей на транзисторах по n переключателей в каждой группе и 2·n источников опорного тока, три амплитудных анализатора, суммирующие резисторы, причем базы первых транзисторов каждого переключателя соединены со входной шиной и входом первого амплитудного анализатора, а базы вторых транзисторов - с источниками опорных напряжений, эмиттеры транзисторов каждого переключателя подключены к соответствующим источникам опорного тока, первые выводы суммирующих резисторов соединены с шиной источника питания, а вторые выводы - с входами второго и третьего амплитудных анализаторов соответственно (A.Arbel R.Kurz., Fast ADC, IEEE Trans on Nucl Sc., Vol. NS-22 (1975), Febr., S 446-449).

Недостатком такого устройства является его невысокая точность. Известно устройство быстродействующего аналого-цифрового преобразователя, содержащее три амплитудных анализатора, две группы дифференциальных переключателей на транзисторах и источниками опорного тока по числу квантов грубого отсчета, условно принятого равным четырем, хотя это число может быть любым другим, и два суммирующих резистора. На базы правых по схеме транзисторов поданы опорные напряжения

U₁, U₁+U, U₂, U₂+U. На базы левых по схеме транзисторов и первые входы всех трех амплитудных анализаторов подан входной аналоговый сигнал, вторые входы второго и третьего амплитудных анализаторов соединены с соответствующими суммирующими резисторами. Выходы амплитудных анализаторов образуют выход устройства (Авторское свидетельство СССР, №750722 от 24.04.78 г.).

Недостатком указанного устройства является то, что на его основе практически невозможно реализовать точный (многоразрядный) и одновременно быстродействующий АЦП.

Наиболее близким по технической сущности и достигаемому положительному эффекту и принятый авторами за прототип, является составной быстродействующий АЦП, содержащий m-разрядный параллельный АЦП грубой шкалы, два источника постоянного напряжения, арифметико-логический блок, два блока оцифровки точной шкалы; причем арифметико-логический блок содержит два мультиплексора, элемент исключающее ИЛИ и сумматор двух m-разрядных чисел, а каждый блок оцифровки точной шкалы содержит усилитель разности с резистором, подключенным параллельно к инвертирующему входу, компаратор зашкаливания, n-разрядный параллельный АЦП и группу из k идентичных переключателей тока, каждый из которых состоит из дифференциального каскада на транзисторах, генератора тока и шины положительного постоянного напряжения +Е (Патент РФ, №2110887 от 29.05.96 г.).

Недостатком этого аналого-цифрового преобразователя является низкая точность аналого-цифрового преобразования быстропротекающих процессов, сопровождающаяся занижением быстродействия относительно уровня, потенциально возможного для параллельных структур.

Указанные недостатки обусловлены возможным изменением уровня напряжения входного сигнала в ходе преобразования быстропротекающих процессов, а так же динамическим режимом работы блоков оцифровки точной шкалы при отсутствии каких-либо синхронизирующих устройств и

устройств выборки и хранения уровня напряжения входного сигнала, что неизбежно приводит к непрерывной смене кодов на выходе компаратора зашкаливания, а значит к вынужденному увеличению времени формирования кода на выходе арифметико-логического блока и в целом к ошибкам преобразования.

Раскрытие полезной модели

Технический результат, который может быть достигнут с помощью предлагаемой полезной модели, сводится к повышению точности и быстродействию аналого-цифрового преобразования быстропротекающих процессов.

Технический результат достигается тем, что в составной быстродействующий аналого-цифровой преобразователь (АЦП), содержащий m-разрядный параллельный АЦП грубой шкалы, два источника постоянного напряжения, арифметико-логический блок, два блока оцифровки точной шкалы, причем арифметико-логический блок содержит два мультиплексора, элемент исключающее ИЛИ и сумматор двух m-разрядных чисел; а каждый блок оцифровки точной шкалы содержит усилитель разности с резистором, подключенным параллельно к инвертирующему входу, компаратор зашкаливания, n-разрядный параллельный АЦП и группу из k идентичных переключателей тока, каждый из которых состоит из дифференциального каскада на транзисторах, генератора тока и шины положительного постоянного напряжения +Е, объединенные в блок аналого-цифрового преобразования, введены схема выборки-хранения, блок синхронизации, аналоговый ключ, регистр памяти, вход управления, причем аналоговый вход преобразователя соединен с входом схемы выборки-хранения, вход управления преобразователя соединен с входом блока синхронизации и входом управления схемы выборки-хранения, выход которой соединен со входом аналогового ключа, вход управления которого подключен к первому выходу блока

синхронизации, второй и третий выходы которого подключены ко входам управления регистра памяти соответственно записи и сброса, входы которого подключены к выходам блока аналого-цифрового преобразования, выход аналогового ключа подключен ко входу блока аналого-цифрового преобразования; а блок синхронизации содержит два элемента задержки и RS-триггер; при этом вход блока синхронизации подключен ко входам обоих элементов задержки и S входу RS-триггера, выход последнего является первым выходом блока синхронизации, выход второго элемента задержки является третьим выходом блока синхронизации, а выход первого элемента задержки подключен к R входу RS-триггера и одновременно является вторым выходом блока синхронизации.

Краткое описание чертежей

На фиг.1 приведена структурная схема составного быстродействующего аналого-цифрового преобразователя.

На фиг.2 приведена структурная схема блока синхронизации.

На фиг.3 приведена структурная схема блока аналого-цифрового преобразования.

На фиг.4 приведены временные диаграммы, поясняющие работу составного быстродействующего аналого-цифрового преобразователя.

Осуществление полезной модели

Составной быстродействующий аналого-цифровой преобразователь (АЦП) состоит из схемы выборки-хранения 1, вход которой соединен с аналоговым (информационным) входом преобразователя, вход управления преобразователя соединен с входом блока синхронизации 2 и входом управления схемы выборки-хранения 1, выход которой соединен со входом аналогового ключа 3, вход управления которого подключен к первому выходу блока синхронизации 2, второй и третий выходы которого подключены ко входам управления регистра памяти 4, соответственно записи

и сброса, входы которого подключены к выходам блока аналого-цифрового преобразования 5, выход аналогового ключа 3 подключен ко входу блока аналого-цифрового преобразования 5, который содержит m-разрядный параллельный АЦП грубой шкалы 6, первый и второй источники постоянного напряжения 7 и 8, арифметико-логический блок 9, два блока оцифровки точной шкалы 10, причем арифметико-логический блок 9 содержит два мультиплексора 11 и 12, элемент исключающее ИЛИ 13 и сумматор 14 двух m-разрядных чисел; а каждый блок оцифровки точной шкалы 10 содержит усилитель разности 15 с резистором 16, подключенным параллельно к инвертирующему входу, компаратор зашкаливания 17, n-разрядный параллельный АЦП 18 и группу 19 из k идентичных переключателей тока 20, каждый из которых состоит из дифференциального каскада на первом 21 и втором 22 n-p-n транзисторах, генератора тока 23 и шины положительного постоянного напряжения +Е 24.

Структурная схема блока синхронизации 2 приведена на фиг.2.

Вход блока синхронизации 2 подключен ко входам обоих элементов задержки 25 и 26 и S входу RS-триггера 27, выход последнего является первым выходом блока синхронизации 2, выход второго элемента задержки 26 является третьим выходом блока синхронизации 2, а выход первого элемента задержки 25 подключен к R входу RS-триггера 27 и одновременно является вторым выходом блока синхронизации 2.

Работа устройства поясняется временными диаграммами, приведенными на фиг.4.

Составной быстродействующий аналого-цифровой преобразователь работает следующим образом.

Импульс, длительностью t₁÷t₂ (фиг.4.а), поступающий по входу управления преобразователя, в момент t ₁ разрешает схеме выборки-хранения 1 произвести выборку и запоминание уровня напряжения входного сигнала.

К моменту времени t₂ (фиг.4.а) схема выборки-хранения 1 завершает процесс запоминания. В общем случае, интервал t ₁÷t₂ (фиг.4.а) исчисляется

единицами нc. (В АЦП AD9059 апертурное время составляет 2,7 нc. (http://www.gaw.ru/pdf/AD/adc/ad9059.pdf), время выборки встроенной схемы выборки-хранения составляет 1 нc. (www.compitech.ru/html.cgi/arhiv/00_01 /stat_34.htm)).

RS-триггер 27 блока синхронизации 2 в единичное состояние по входу S переводится в момент времени t ₂ (фиг.4.б) задним фронтом входного импульса. RS-триггер 27 формирует сигнал управления аналоговым ключом 3, поступающий на первый выход блока синхронизации 2.

В момент времени t₂ (фиг.4.б) потенциал, поступающий с первого выхода блока синхронизации 2 переводит аналоговый ключ 3 в открытое состояние. Напряжение с выхода схемы выборки-хранения 1 подается на вход блока аналого-цифрового преобразования 5. Схема выборки-хранения 1 сохраняет уровень напряжения входного сигнала в неизменном состоянии вплоть до завершения процесса преобразования данной выборки.

Благодаря неизменности уровня напряжения входного сигнала будет иметь место фактически статический режим работы по входному сигналу:

- параллельного m-разрядного АЦП грубой шкалы 6, входящего в блок аналого-цифрового преобразования 5; в результате чего код на выходе параллельного m-разрядного АЦП грубой шкалы 6 стабилизируется, и не будет наблюдаться дрожание кода младшего разряда;

- параллельного n-разрядного АЦП 18, входящего в блок аналого-цифрового преобразования 5; в результате чего код на выходе параллельного n-разрядного АЦП 18 стабилизируется, и не будет наблюдаться дрожание кода младшего разряда;

- группы из k идентичных переключателей тока 19, в результате чего ток на выходе группы из k идентичных переключателей тока 19 стабилизируется, и не будет наблюдаться флуктуации напряжения на инвертирующем входе усилителя разности 15.

Последнее является особенно важным, так как компараторы зашкаливания 17 работают при значениях напряжений перевозбуждения,

многократно превосходящих значения напряжений перевозбуждения соответствующих компараторов m-разрядного параллельного АЦП грубой шкалы 6, и следовательно, без принятия мер по стабилизации напряжения входного уровня, что имеет место в прототипе, из-за флуктуации, многократно усиленных усилителем разности 15, будет наблюдаться непрерывная смена состояний кодов на выходе компараторов зашкаливания 17. Несогласованная смена кодов, поступающих на входы арифметико-логического блока 9, приведет как к снижению точности преобразований аналоговых сигналов блоком аналого-цифрового преобразования 5, так и к снижению его быстродействия в силу неизбежности увеличения времени переходных процессов.

Сигнал (импульс) по входу управления преобразователя длительностью t₁÷t ₂ (фиг.4.а):

- задерживается элементом задержки 26 блока синхронизации 2 до моментов t₃÷t ₄ (фиг.4.в), элемент задержки 26 формирует сигнал сброса регистра памяти 4, поступающий на третий выход блока синхронизации 2;

- задерживается элементом задержки 25 блока синхронизации 2 до моментов t₅÷t ₆ (фиг.4.г), элемент задержки 25 формирует сигнал управления сбросом RS-триггера 27 и записью регистра памяти 4, поступающий на второй выход блока синхронизации 2.

Сигнал длительностью t₃÷t₄ (фиг.4.в), поступающий с третьего выхода блока синхронизации 2 на вход управления сбросом регистра памяти 4, осуществляет сброс триггеров регистра памяти 4.

За интервал времени t₂÷t ₅ (фиг.4.г) блок аналого-цифрового преобразования 5 заканчивает преобразование входного аналогового сигнала.

Сигнал длительностью t₅÷t₆ (фиг.4.г), поступающий со второго выхода блока синхронизации 2 на вход управления записью регистра памяти 4, осуществляет запись кодов с выхода блока аналого-цифрового преобразования 5 в регистр памяти 4.

При работе предлагаемого преобразователя в циклическом режиме,

информация о преобразованном отсчете входного сигнала будет сохраняться в регистре памяти 4 в течении интервала (фиг.4.д), то есть дальнейший процесс считывания информации с преобразователя не внесет задержки в процесс аналого-цифрового преобразования и не снизит быстродействия преобразователя в целом.

В прототипе данная возможность не предусмотрена.

Предлагаемая полезная модель по сравнению с прототипом и другими известными техническими решениями имеет следующие преимущества:

- возможность исключения методических погрешностей преобразования, влияющих на конечное время преобразования аналогового сигнала. Несмотря даже на введение гарантированных временных защитных интервалов (задержек), предлагаемый составной быстродействующий преобразователь оценивается лучшими показателями в сравнении с прототипом по критерию быстродействия относительно потенциально возможного для параллельных структур;

- благодаря введению в состав преобразователя схемы выборки-хранения и жесткой синхронизации режимов работы преобразователя, удалось избежать изменения уровня напряжения входного сигнала в ходе преобразования быстропротскающих процессов, а значит, удалось достичь повышения точности аналого-цифрового преобразования быстропротскающих процессов.

Составной быстродействующий аналого-цифровой преобразователь (АЦП), содержащий m-разрядный параллельный АЦП грубой шкалы, два источника постоянного напряжения, арифметико-логический блок, два блока оцифровки точной шкалы, причем арифметико-логический блок содержит два мультиплексора, элемент исключающее ИЛИ и сумматор двух m-разрядных чисел, а каждый блок оцифровки точной шкалы содержит усилитель разности с резистором, подключенным параллельно к инвертирующему входу, компаратор зашкаливания, n-разрядный параллельный АЦП и группу из k идентичных переключателей тока, каждый из которых состоит из дифференциального каскада на транзисторах, генератора тока и шины положительного постоянного напряжения +Е, объединенные в блок аналого-цифрового преобразования, отличающийся тем, что в него введены схема выборки-хранения, блок синхронизации, аналоговый ключ, регистр памяти, вход управления, причем аналоговый вход преобразователя соединен с входом схемы выборки-хранения, вход управления преобразователя соединен с входом блока синхронизации и входом управления схемы выборки-хранения, выход которой соединен со входом аналогового ключа, вход управления которого подключен к первому выходу блока синхронизации, второй и третий выходы которого подключены ко входам управления регистра памяти, соответственно записи и сброса, входы которого подключены к выходам блока аналого-цифрового преобразования, выход аналогового ключа подключен ко входу блока аналого-цифрового преобразования, а блок синхронизации содержит два элемента задержки и RS-триггер, при этом вход блока синхронизации подключен ко входам обоих элементов задержки и S входу RS-триггера, выход последнего является первым выходом блока синхронизации, выход второго элемента задержки является третьим выходом блока синхронизации, а выход первого элемента задержки подключен к R входу RS-триггера и одновременно является вторым выходом блока синхронизации.