Устройство коррекции погрешности аналого-цифрового преобразования

Полезная модель относится к измерительной технике, в частности к устройствам коррекции погрешностей аналого-цифрового преобразования и может быть использована в информационно-измерительных системах. Техническим результатом является снижение сложности реализации при одновременном повышении точности и быстродействия. Устройство коррекции погрешностей аналого-цифрового преобразования содержит RS триггер, два двухвходовых элемента И, генератор тактовых импульсов, два двухвходовых элемента ИЛИ, n-разрядный двоичный счетчик, n-входовый элемент И, 2×(n+1)-входовый инвертирующий цифровой коммутатор, n-разрядный ЦАП, коммутатор аналоговых сигналов, корректируемый n-разрядный АЦП, ОЗУ (2ⁿ слова × (k+1) разряда), (n+1)-разрядный сумматор, m-разрядный двоичный счетчик, m-входовый элемента И. 6 ил. 2 С.П. Ф-лы

Область техники, к которой относится полезная модель

Полезная модель относится к измерительной технике, в частности к устройствам коррекции погрешностей аналого-цифрового преобразования, и может быть использована в информационно-измерительных системах.

Уровень техники

Известно устройство коррекции погрешностей аналого-цифрового преобразования, представляющее собой измерительно-вычислительное устройство, содержащее управляющий вычислительный комплекс (УВК), магистраль типа "общая шина", точный цифро-аналоговый преобразователь, источник измеряемого сигнала, входной коммутатор аналоговых сигналов, групповой нормирующий преобразователь с нелинейной функцией преобразования, аналого-цифровой преобразователь (АЦП). В основе принципа работы данного устройства лежит аналого-цифровое (прямое) преобразование исходного сигнала, цифро-аналоговое (обратное) преобразование сигнала, уменьшенного на величину образцового сигнала прямого преобразования исходного сигнала; полученный сигнал подвергают прямому преобразованию, осуществляют также обратное преобразование сигнала, увеличенного на величину образцового сигнала результата прямого преобразования исходного сигнала, полученный сигнал также подвергают прямому преобразованию, скорректированный результат преобразования исходного сигнала вычисляется по формуле

где К - величина образцового сигнала;

Y₁ - результат аналого-цифрового преобразования исходного сигнала;

Y₂ - результат аналого-цифрового преобразования значения цифро-аналогового преобразования величины (Y₁-К);

Y ₃ - результат аналого-цифрового преобразования значения цифро-аналогового преобразования величины (Y₁ +К).

(Авторское свидетельство СССР №984030 от 23.12.1982 г.).

Недостатком данного устройства является высокая сложность, низкая точность и низкое быстродействие, а кроме того, при определенных характеристиках преобразователя, когда существенное значение имеет нелинейность, алгоритм коррекции оказывается нереализуемым.

Наиболее близким к предлагаемой полезной модели и взятое авторами за прототип, является измерительно-вычислительное устройство (комплекс), содержащее магистраль, цифро-аналоговый преобразователь, коммутатор, аналого-цифровой преобразователь, вычислитель. Принцип работы данного устройства предполагает формирование кодового сигнала, пропорционального входному аналоговому сигналу и его запоминание, с последующим осуществлением n циклов коррекции, в первом из которых формируют первый эталонный кодовый сигнал, в качестве которого используется запомненный кодовый сигнал с последующим цифро-аналоговым и аналого-цифровым его преобразованием с запоминанием результата, после чего формируют второй эталонный кодовый сигнал путем добавления образцового кодового сигнала к первому эталонному кодовому сигналу с последующим цифро-аналоговым и аналого-цифровым его преобразованием с запоминанием результата, вычисляют скорректированный код входного аналогового сигнала по кодовым сигналам, пропорциональным входному и двум эталонным сигналам, запоминают его и сравнивают с запомненным кодовым сигналом, пропорциональным входному сигналу; если полученная разность не превышает наперед заданную величину, то формируют выходной кодовый сигнал, равный скорректированному

кодовому сигналу, в противном случае осуществляют следующие циклы коррекции, в которых в качестве первого эталонного кодового сигнала используют запомненный в предыдущем цикле коррекции скорректированный кодовый сигнал; вычисление скорректированного кодового сигнала осуществляют по формуле (2)

, причем:

для i=2, ..., n;

где К - величина образцового сигнала;

Х_нск - не скорректированный код входного сигнала;

X_i.cк - скорректированный код входного сигнала;

- результат цифрового измерения входного сигнала;

- результаты аналого-цифрового преобразования первого и второго эталонных сигналов.

(Патент РФ №2085033 от 20.07.1997 г.).

Недостатком данного устройства является высокая сложность, низкая точность и низкое быстродействие.

Раскрытие полезной модели

Технический результат, который может быть достигнут с помощью предлагаемой модели, сводится к снижению сложности реализации при одновременном повышении точности и быстродействия.

Технический результат достигается тем, что в устройство коррекции погрешностей аналого-цифрового преобразования, содержащее коммутатор

аналоговых сигналов, первый информационный вход которого служит входом устройства, а выход подключен ко входу корректируемого n-разрядного аналого-цифрового преобразователя, выходы которого являются адресными входами оперативного запоминающего устройства (ОЗУ) (2ⁿ слова × n разряда), введены генератор тактовых импульсов (ГТИ), два двухвходовых элемента И, RS триггер, два двухвходовых элемента ИЛИ, m-разрядный двоичный счетчик, m-входовый элемент И, n-разрядный двоичный счетчик, n-входовый элемент И, 2×(n+1)-входовый инвертирующий цифровой коммутатор, n-разрядный цифро-аналоговый преобразователь (ЦАП), (n+1)-разрядный сумматор, причем инверсный и прямой выходы RS триггера подключены, соответственно, к первым входам первого и второго двухвходовых элементов И, вторые входы которых соединены с выходом ГТИ, выход первого двухвходового элемента И, через двухвходовый элемент ИЛИ, подключен ко входу n-разрядного двоичного счетчика, выходы которого одновременно подключены к входам n-входового элемента И, к n входам первой группы 2×(n+1)-входового инвертирующего цифрового коммутатора и входам n-разрядного цифро-аналогового преобразователя, выход которого подключен к второму информационному входу коммутатора аналоговых сигналов; выход n-входового элемента И подключен к S входу RS триггера; выход второго двухвходового элемента И служит входом m-разрядного двоичного счетчика, выходы которого соединены с входами m-входового элемента И, выход которого одновременно соединен со вторым входом первого двухвходового элемента ИЛИ и первым входом второго двухвходового элемента ИЛИ, второй вход которого соединен с первым входом первого двухвходового элемента И; выходы корректируемого n-разрядного аналого-цифрового преобразователя подключены к n входам второй группы входов (n+1)-разрядного сумматора, на (n+1)-й вход второй группы входов которого (являющегося знаковым разрядом) подан уровень логического нуля; n выходов (n+1)-разрядного сумматора, являются выходами устройства, кроме того, выходы с первого по

k-й и (n+1)-й (знаковый) одновременно подключены к (k+1)-н входам оперативного запоминающего устройства, соответствующие выходы которого соединены с подобными входами второй группы входов 2×(n+1)-входового инвертирующего цифрового коммутатора, у которого на входы второй группы входов, с (k+1)-го по n-й и (n+1)-й вход первой группы входов подан уровень логического нуля, а (n+1)-й вход второй группы входов, являющийся входом управления, одновременно соединен с выходом второго двухвходового элемента ИЛИ, входом управления коммутатора аналоговых сигналов, выходом устройства U_запр. запрещающим снятие информации, поступающей с выхода устройства; выходы инвертирующего цифрового коммутатора соединены со входами первой группы входов (n+1)-разрядного сумматора, на младший разряд переноса которого подан уровень логической единицы.

2×(n+1)-входовый инвертирующий цифровой коммутатор содержит инвертор, (n+1)-н инвертирующие коммутационные модули, в каждый из которых входят по два двухвходовых элемента И, двухвходовый элемент ИЛИ-НЕ, причем вход управления инвертирующего цифрового коммутатора подключен ко вторым входам первого двухвходового элемента И непосредственно, а второго двухвходового элемента И через инвертор; первые входы обоих двухвходовых элементов И являются входами, соответственно, первой и второй групп входов инвертирующего цифрового коммутатора, при этом, номера входов инвертирующего цифрового коммутатора соответствуют номерам инвертирующих коммутационных модулей; выходы двухвходовых элементов И являются входами двухвходовых элементов ИЛИ-НЕ, выходы которых являются выходами инвертирующих коммутационных модулей и соответствующими выходами инвертирующего цифрового коммутатора, при этом, номера выходов инвертирующего цифрового коммутатора соответствуют номерам инвертирующих коммутационных модулей.

Краткое описание чертежей

На фиг.1 приведены линейная безъискаженная и выпуклая аддитивно-мультипликативная (искаженная) характеристики преобразования АЦП.

На фиг.2 приведены линейная безъискаженная и вогнутая аддитивно-мультипликативная (искаженная) характеристики преобразования АЦП.

На фиг.3 приведены линейная безъискаженная и выпукло-вогнутая аддитивно-мультипликативная (искаженная) характеристики преобразования АЦП.

На фиг.4 приведена структурная схема устройства коррекции погрешностей аналого-цифрового преобразования.

На фиг.5 приведена структурная схема инвертирующего цифрового коммутатора.

На фиг.6 приведены временные диаграммы работы устройства коррекции погрешностей аналого-цифрового преобразования.

Осуществление полезной модели

В основе предлагаемого устройства коррекции погрешностей аналого-цифрового преобразования лежат следующие концепции.

Процесс аналого-цифрового преобразования может быть охарактеризован двумя основными типами характеристик преобразования:

- линейной безъискаженной, фиг.1, 2, 3, функция y=f(х);

- аддитивно-мультипликативной (искаженной), фиг.1, 2, 3, функциями y_и=f_и(х);

Данные характеристики преобразования АЦП описываются выражениями:

где а, b, с, h - весовые коэффициенты, на которые, как правило, накладываются условия:

В общем случае, искаженные характеристики преобразования АЦП y_и принимают вид выпуклых y _и+, вогнутых y_и- или попеременно выпукло-вогнутых y_и± кривых, фиг.1, 2, 3. Погрешность преобразования, при этом, будет определяться соотношениями:

где x₀ - значение напряжения входного сигнала в момент дискретизации (амплитуда напряжения дискретного значения преобразуемого сигнала);

или в общем виде:

Не смотря на то, что х, являясь, по сути, аналоговой величиной, характеризуется бесконечным числом возможных значений, x₀, как дискретная величина, принимает лишь 2ⁿ значений, где n - разрядность АЦП. В силу этого, предыдущее выражение можно представить в матричном виде:

или

или

где i###U2351, ..., 2ⁿ###U251.

Так как функция y=х служит описанием линейной безъискаженной характеристики преобразования АЦП, матрица безъискаженных значений

будет детерминированной. В свою очередь, матрица подлежащих коррекции значений АЦП и матрица отклонений могут быть детерминированными лишь апостериорно. При этом, монотонность характеристик преобразования, фиг.1 и 2, обеспечивает соответствие:

Причем данное соответствие, в реальных АЦП, как правило, однозначное.

С учетом выполнения равенства y=х, и требования равенства уровней напряжения шагов квантования у АЦП и ЦАП одной разрядности, предыдущее соотношение можно представить в виде:

Указанную взаимосвязь, присущую конкретному АЦП, можно выявить проведя его тестирование во всем диапазоне входных сигналов. А именно, подавая на вход АЦП тестовый сигнал заданного уровня х_T.i, и выполняя расчеты отклонения y_и(х_тi) согласно (3), с использованием выходного сигнала АЦП f _и(x_т.i.). Тем самым, множество значений отклонения искаженной (реальной) характеристики преобразования АЦП от безъискаженной (идеальной) приобретает детерминированный характер.

При поступлении на вход АЦП преобразуемого сигнала х_с.j, имеющего статус случайного, выходной кодовый сигнал f_и(х_с.j ) сопоставляется с множеством тестовых значений отклонения характеристики преобразования АЦП и при выполнении условия:

принимается решение о соответствии

Структурная схема устройства коррекции погрешностей аналого-цифрового

преобразования приведена на фиг.4.

Устройство коррекции погрешностей аналого-цифрового преобразования содержит RS триггер 1, двухвходовый элемент И2, двухвходовый элемент ИЗ, ГТИ 4, двухвходовый элемент ИЛИ 5, n-разрядный двоичный счетчик 6, n-входовый элемент И 7, 2×(n+1)-входовый инвертирующий цифровой коммутатор (ИЦК) 8, n-разрядный ЦАП 9, коммутатор 10 аналоговых сигналов, корректируемый n-разрядный АЦП 11, ОЗУ 12 (2ⁿ слова × (k+1) разряда), (n+1)-разрядный сумматор 13, двухвходовый элемент ИЛИ 14, m-разрядный двоичный счетчик 15, m-входовый элемент И 16, причем инверсный и прямой выходы RS триггера 1 подключены, соответственно, к первым входам двухвходовых элементов И 2 и 3, вторые входы которых соединены с выходом ГТИ 4, выход двухвходового элемента И 2, через двухвходовый элемент ИЛИ 5, подключен ко входу n-разрядного двоичного счетчика 6, выходы которого одновременно подключены к входам n-входового элемента И 7, к n входам первой группы 2×(n+1)-входового ИЦК 8 и входам n-разрядного ЦАП 9, выход которого подключен к второму информационному входу коммутатора 10 аналоговых сигналов, первый информационный вход которого служит входом устройства, а выход подключен к входу корректируемого n-разрядного АЦП 11, выходы которого подключены одновременно к шине адресов ОЗУ 12 и к n входам второй группы входов (n+1)-разрядного сумматора 13, на (n+1)-й вход второй группы входов которого (являющегося знаковым разрядом) подан уровень логического нуля; n выходов (n+1)-разрядного сумматора 13, являются выходами устройства, кроме того, выходы с первого по k-й и (n+1)-й (знаковый) одновременно подключены к (k+1)-н входам ОЗУ 12, соответствующие выходы которого соединены с подобными входами второй группы входов 2×(n+1)-входового ИЦК 8, у которого на входы второй группы входов, с (k+1)-го по n-й и (n+1)-й вход первой группы входов подан уровень логического нуля, а (n+1)-й вход второй группы входов, являющийся входом управления, одновременно

соединен с выходом двухвходового элемента ИЛИ 14, входом управления коммутатора 10 аналоговых сигналов, выходом устройства U_запр. запрещающим снятие информации, поступающей с выхода устройства; выходы ИЦК 8 соединены со входами первой группы входов (n+1)-разрядного сумматора 13, на младший разряд переноса которого подан уровень логической единицы; выход двухвходового элемента И 3 служит входом m-разрядного двоичного счетчика 15, выходы которого соединены с входами m-входового элемента И 16, выход которого одновременно соединен со вторым входом двухвходового элемента ИЛИ 5 и первым входом двухвходового элемента ИЛИ 14, второй вход которого соединен с первым входом двухвходового элемента И 2.

2×(n+1)-входовый инвертирующий цифровой коммутатор 8 содержит инвертор 17, (n+1)-н инвертирующие коммутационные модули 18, в каждый из которых входят два двухвходовых элемента И 19 и И 20, двухвходовый элемент ИЛИ-НЕ 21, причем вход управления ИЦК 8 подключен ко вторым входам двухвходовых элементов И 19 непосредственно, а И 20 через инвертор 17; первые входы двухвходовых элементов И 19 и И 20 являются входами, соответственно, первой и второй групп входов ИЦК 8, при этом, номера входов ИЦК 8 соответствуют номерам инвертирующих коммутационных модулей 18; выходы двухвходовых элементов И 19 и И 20 являются входами двухвходовых элементов ИЛИ-НЕ 21, выходы которых являются выходами инвертирующих коммутационных модулей 18 и соответствующими выходами ИЦК 8, при этом, номера выходов ИЦК 8 соответствуют номерам инвертирующих коммутационных модулей 18.

Инвертирующий цифровой коммутатор 8 работает следующим образом.

При поступлении сигнала управления с низким уровнем напряжения на вход U_{управл.} , на вторые входы двухвходовых элементов И 19 подается уровень логической нуля. На вторые входы двухвходовых элементов И 20 подается уровень логической единицы, сформированный инвертором 17.

Элементы И 19 запираются, элементы И 20 открываются. Коммутация сигналов первой группы входов ИЦК 8 запрещается. Коммутация сигналов второй группы входов ИЦК 8 производится с одновременной инверсией состояний, по средством элементов ИЛИ-НЕ 21.

При поступлении сигнала управления с высоким уровнем напряжения на вход U_{управл.}, на вторые входы двухвходовых элементов И 19 подается уровень логической единицы. На вторые входы двухвходовых элементов И 20 подается уровень логического нуля, сформированный инвертором 17. Элементы И 19 открываются, элементы И 20 запираются. Коммутация сигналов второй группы входов ИЦК 8 запрещается. Коммутация сигналов первой группы входов ИЦК 8 производится с одновременной инверсией состояний, по средством элементов ИЛИ-НЕ 21.

Диаграммы, поясняющие принцип работы устройства погрешностей аналого-цифрового преобразования, приведены на фиг.6, в частности, диаграммы выходных сигналов:

а) - ГТИ 4;

б) - инверсного выхода RS триггера 1;

в) - прямого выхода RS триггера 1;

г) - n-входового элемента И 7;

д) - n-разрядного ЦАП 9;

е) - двухвходового элемента ИЛИ 14.

Устройство коррекции погрешностей аналого-цифрового преобразования работает следующим образом.

Работа устройства проходит в два этапа - этап тестирования и этап коррекции.

Этап тестирования.

Этап непрерывного тестирования начинается в момент включения устройства и продолжается в течении первых 2ⁿ тактов ГТИ 4 (фиг 6.а). Перепадом питания, RS триггер 1 устанавливается в нулевое состояние. Высокий уровень потенциала с инверсного выхода RS триггера 1 (фиг 6.б),

поступает на второй вход двухвходового элемента ИЛИ 14, что обеспечивает формирование на его выходе уровня высокого потенциала, а так же первый вход двухвходового элемента И 2, разрешая, тем самым, прохождение импульсов с выхода ГТИ 4, через элемент ИЛИ 5, на вход n-разрядного двоичного счетчика 6.

Низкий уровень потенциала с прямого выхода RS триггера 1 (фиг 6.в), поступает на первый вход двухвходового элемента И 3, запрещая, тем самым, прохождение импульсов с выхода ГТИ 4, на вход m-разрядного двоичного счетчика 15.

Уровень высокого потенциала на выходе ИЛИ 14 (фиг 6.е), обеспечивает:

- коммутацию, по средством коммутатора 10 аналоговых сигналов, напряжения с выхода ЦАП 9 на вход АЦП 11;

- перевод ОЗУ 12 в режим записи;

- коммутацию выходного кода n-разрядного двоичного счетчика 6 и кода знакового разряда, с последующей их инверсией, на первую группу входов сумматора 13;

- формирование сигнала, запрещающего считывание информации с выходов устройства (уровень высокого потенциала на выходе U_запр.).

Выходной код n-разрядного двоичного счетчика 6 несет информацию о номере такта, одновременно являясь коэффициентом матрицы безъискаженных значений (3).

С учетом введения напряжения с уровнем логической единицы на вход переноса младшего разряда сумматора 13, и инверсии, осуществляемой ИЦК 8, выходной код n-разрядного двоичного счетчика 6 преобразуется в дополнительный код отрицательного числа (второе слагаемое в выражении (3)).

Уровень напряжения сигнала на выходе ЦАП 9 пропорционален номеру такта (коду n-разрядного двоичного счетчика 6), (фиг 6.д).

Выходной код АЦП 11 одновременно поступает на вторые входы

сумматора 13 и служит адресом ячеек памяти ОЗУ 12, в которые записывается выходной код сумматора 13, представляющий собой коэффициенты матрицы отклонений (3).

ОЗУ 12 (2ⁿ слова × (k+1) разряда) характеризуется тем, что k<n, причем величина k определяется предельной погрешностью корректируемого АЦП. Например, в случае 16 разрядного АЦП с максимальной погрешностью 1%, абсолютная погрешность, выраженная:

- в уровнях квантования, составит:

- в числе разрядов, составит:

С учетом пикового характера погрешностей, правомерно принимать k=9. (k+1)-й разряд - знаковый, тогда (k+1)=10. Общий объем памяти ОЗУ составит:

К моменту поступления 2ⁿ-ного такта, в ОЗУ 12 формируется код матрицы (3) детерминированных значений отклонения аддитивно-мультипликативной (искаженной) характеристики преобразования АЦП от безъискаженной (идеальной). При этом коэффициенты матрицы отклонений будут жестко взаимосвязаны с аддитивно-мультипликативной (искаженной) характеристикой преобразования АЦП 11 (выходными кодами АЦП 11).

В момент поступления на вход n-разрядного двоичного счетчика 6, (2 ⁿ-1)-го импульса с выхода ГТИ 4, на всех выходах счетчика 6, а значит и на выходе n-входового элемента И 7, устанавливается уровень логической единицы (фиг 6.г). По поступлению на вход n-разрядного двоичного счетчика 6 2ⁿ-ного импульса:

- n-разрядный двоичный счетчик 6 обнуляется;

- на выходе n-входового элемента И 7, устанавливается уровень логического нуля, (фиг 6.г);

- на инверсном выходе RS триггера 1 устанавливается уровень логического нуля (фиг 6.б), (данное состояние остается неизменным вплоть до выключения питания устройства);

- ко второму входу двухвходового элемента ИЛИ 14 прикладывается уровень логического нуля (фиг 6.б), (данное состояние остается неизменным вплоть до выключения питания устройства);

- на прямом выходе RS триггера 1 устанавливается уровень логической единицы (фиг 6.в), (данное состояние остается неизменным вплоть до выключения питания устройства);

- этап непрерывного тестирования завершается (фиг.6.е; t_{непр.тест} ), начинается этап коррекции.

Этап коррекции.

Этап коррекции характеризуют два неравнозначных алгоритма:

- алгоритм периодического тестирования;

- алгоритм коррекции погрешностей аналого-цифрового преобразования.

Алгоритм периодического тестирования имеет место в течении 2 ^m-нoгo такта ГТИ 4 (фиг.6.е). В течении 2 ^m-нoгo такта на выходах m-разрядного двоичного счетчика 15 устанавливается высокий уровень потенциала, и алгоритм работы устройства будет аналогичен алгоритму этапа непрерывного тестирования (с той разницей, что на вход m-разрядного двоичного счетчика 6 будет проходить лишь каждый 2^m-й импульс ГТИ 4). Периодическое тестирование АЦП 11 необходимо в следствии возможной нестабильности параметров работающего АЦП. Интервал полного тестирования АЦП 11 составит 2^m+n тактов ГТИ 4.

В интервале (периодически повторяющихся) с 1-го (2^m) по 2^m-2 -й такты ГТИ 4, на выходе двухвходового элемента ИЛИ 14 устанавливается уровень логического нуля (фиг.6.е; t_кор ), в результате этого:

- обеспечивается коммутация, по средством коммутатора 10 аналоговых сигналов напряжения с входа устройства на вход АЦП 11;

- ОЗУ 12 переводится в режим считывания информации из ячеек, адрес

которых соответствует выходному коду АЦП 11;

- формируется сигнал разрещающий считывание информации с выходов устройства (уровень низкого потенциала на выходе U_запр.).

- обеспечивается коммутация выходного кода ОЗУ 12, с последующей инверсией, на первую группу входов сумматора 13.

С учетом введения напряжения с уровнем логической единицы на вход переноса младшего разряда сумматора 13, и инверсии, осуществляемой ИЦК 8, выходной код ОЗУ 12 преобразовывается в дополнительный код отрицательного числа (второе слагаемое в выражении (4)).

Выходной код АЦП 11 есть не что иное, как коэффициенты матрицы апостериорных значений аддитивно-мультипликативной (реальной) характеристики преобразования АЦП. По средством ОЗУ 12 и сумматора 13 обеспечивается сопоставление коэффициентов матриц идеальной и реальной характеристик преобразования АЦП 11.

То есть в случае использования устройства коррекции погрешностей аналого-цифрового преобразования, возможно обеспечить безъискаженное аналого-цифровое преобразование сигналов, с минимальным использованием вычислительных ресурсов.

Минимальное использование вычислительных ресурсов существенно выделяет предлагаемое устройство, по сравнению с прототипом, по целому ряду показателей:

1) сложности реализации - прототип несомненно сложнее, так как для его реализации использован измерительно-вычислительный комплекс (фактически спецпроцессор);

2) степени коррекции погрешностей - прототип обеспечивает меньшую точность АЦП в силу использования операции деления (2), (3), (4) которая обязательно сопровождается погрешностями расчетов, так как делимое и делитель являются дискретными величинами, а значит, на ряду со стандартной погрешностью цифровых систем, обусловленной величиной шага квантования (от которой не избавлено и устройство по предлагаемому

способу), имеет место дополнительная погрешность - погрешность вычислений;

3) быстродействию - прототип обладает значительно более низким быстродействием уже в силу использования итерационного алгоритма, который предполагает как минимум два цикла аналого-цифровых преобразований, за каждый из которых преобразования должны проводиться трижды (величины Y, Y_i, , (2)), то есть реальное быстродействие прототипа, без учета потерь времени на проведение вычислений, как минимум в три раза меньше, чем у предлагаемого устройства.

В ходе проведения сравнительной оценки прототипа и предлагаемого устройства, нельзя не учитывать критерий готовности устройства к использованию (времени выхода устройства на рабочий режим), по которому предлагаемое устройство явно проигрывает. Однако следует учесть, что измерительная техника, к области которой относится полезная модель, обязательно предполагает предварительный «прогрев» аппаратуры перед началом измерений, а значит, длительность этапа тестирования предлагаемого устройства, составляющая доли секунды (единицы секунд), не окажет практически никакого влияния на коэффициент готовности измерительной техники (информационно-измерительной системы). Справедливость изложенного обусловлена тем, что в коррекции характеристик преобразования нуждаются прежде всего высокоскоростные АЦП. В частности, 12-разрядный последовательно-параллельный АЦП ADC 12281 выполняет до 20 млн. отсчетов в секунду (Волович Г.И. Микросхемы АЦП и ЦАП / Г.И.Волович, В.Б.Ежов. - М.: Издательский дом «Додэка-XXI», 2005. - 432 с.), в силу этого, этап непрерывного тестирования согласно выражению

где k=2 - количество обращений к АЦП за такт;

N_n=2ⁿ=2 ¹² - количество тактов за период непрерывного тестирования

АЦП;

N_t=2·10 ⁷ - количество отсчетов в секунду (количество обращений к АЦП за секунду);

составит:

То есть в случае реализации предлагаемого устройства, по отношению к прототипу, будет иметь место:

1) снижение сложности;

2) увеличение точности;

3) повышение быстродействия.

1. Устройство коррекции погрешностей аналого-цифрового преобразования, содержащее коммутатор аналоговых сигналов, первый информационный вход которого служит входом устройства, а выход подключен ко входу корректируемого n-разрядного аналого-цифрового преобразователя, выходы которого являются адресными входами оперативного запоминающего устройства (2ⁿ слова × n разряда), отличающееся тем, что в устройство введены генератор тактовых импульсов, два двухвходовых элемента И, RS триггер, два двухвходовых элемента ИЛИ, m-разрядный двоичный счетчик, m-входовый элемент И, n-разрядный двоичный счетчик, n-входовый элемент И, 2×(n+1)-входовый инвертирующий цифровой коммутатор, n-разрядный цифроаналоговый преобразователь, (n+1)-разрядный сумматор, причем инверсный и прямой выходы RS триггера подключены, соответственно, к первым входам первого и второго двухвходовых элементов И, вторые входы которых соединены с выходом генератора тактовых импульсов, выход первого двухвходового элемента И, через двухвходовый элемент ИЛИ, подключен ко входу n-разрядного двоичного счетчика, выходы которого одновременно подключены к входам n-входового элемента И, к n входам первой группы 2×(n+1)-входового инвертирующего цифрового коммутатора и входам n-разрядного цифроаналогового преобразователя, выход которого подключен к второму информационному входу коммутатора аналоговых сигналов, выход n-входового элемента И подключен к S входу RS триггера, выход второго двухвходового элемента И служит входом m-разрядного двоичного счетчика, выходы которого соединены с входами m-входового элемента И, выход которого одновременно соединен со вторым входом первого двухвходового элемента ИЛИ и первым входом второго двухвходового элемента ИЛИ, второй вход которого соединен с первым входом первого двухвходового элемента И, выходы корректируемого n-разрядного аналого-цифрового преобразователя подключены к n входам второй группы входов (n+1)-разрядного сумматора, на (n+1)-й вход второй группы входов которого (являющегося знаковым разрядом) подан уровень логического нуля; n выходов (n+1)-разрядного сумматора, являются выходами устройства, кроме того, выходы с первого по k-й и (n+1)-й (знаковый) одновременно подключены к (k+1)-м входам оперативного запоминающего устройства, соответствующие выходы которого соединены с подобными входами второй группы входов 2×(n+1)-входового инвертирующего цифрового коммутатора, у которого на входы второй группы входов, с (k+1)-го по n-й и (n+1)-й вход первой группы входов подан уровень логического нуля, а (n+1)-й вход второй группы входов, являющийся входом управления, одновременно соединен с выходом второго двухвходового элемента ИЛИ, входом управления коммутатора аналоговых сигналов, выходом устройства U_запр. запрещающим снятие информации, поступающей с выхода устройства, выходы инвертирующего цифрового коммутатора соединены со входами первой группы входов (n+1)-разрядного сумматора, на младший разряд переноса которого подан уровень логической единицы.

2. Устройство коррекции погрешностей аналого-цифрового преобразования по п.1, отличающееся тем, что 2×(n+1)-входовый инвертирующий цифровой коммутатор содержит инвертор, (n+1) инвертирующих коммутационных модулей, в каждый из которых входят по два двухвходовых элемента И, двухвходовый элемент ИЛИ-НЕ, причем вход управления инвертирующего цифрового коммутатора подключен ко вторым входам первого двухвходового элемента И непосредственно, а второго двухвходового элемента И - через инвертор, первые входы обоих двухвходовых элементов И являются входами соответственно первой и второй групп входов инвертирующего цифрового коммутатора, при этом номера входов инвертирующего цифрового коммутатора соответствуют номерам инвертирующих коммутационных модулей, выходы двухвходовых элементов И являются входами двухвходовых элементов ИЛИ-НЕ, выходы которых являются выходами инвертирующих коммутационных модулей и соответствующими выходами инвертирующего цифрового коммутатора, при этом номера выходов инвертирующего цифрового коммутатора соответствуют номерам инвертирующих коммутационных модулей.