Делитель частоты импульсов

с4тс окдв " и - т .;

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6! ) Дополнительное к авт. свил-ву (22) Заявлено 20.02.78 (21) 2582472/18 — 21 (51) M. Кл.

Н 03 К 23/02 с присоединением заявки,%—

Госудерстввииый комитет (28) Приоритет—

II0 делам изаоретеиий и открытий

Опубликовано 07.№80. Бюллетень №25

Дата опубликования описания 10.07.80 (53) УДК

621.373.3 (088.8) И. И. Нисенбойм (72) Автор изобретения (7I ) Заявитель (54) ДЕЛИТЕЛЬ ЧАСТОТЫ ИМПУЛЬСОБ

Быстродействующий делитель частоты относится к области вычислительной техники и может быть использован в устройствах цифровой и измерительной техники.

Известны делители импульсов, содержащие

5 и JK-триггеров, при этом выход 0 последнего триггера соединен с входом всех остальных, а его инверсный выход — с J-ым входом первого.

Каждый каскад такого делителя частоты содер-. жит логические элементы И и элементы запрета, то на входы которых подай управлятощий сигнал (l) .

Недостатком такого делителя частоты импульсов является его сложность и низкая надежность.

Известен также делитель частоты импульсов, содержащий в каждом разряде О-триггер, С-вход которого соединен с входной шиной, и межразрядные последовательно включенные логические элементы НЕ и И-HE в каждом разряде, кроме первого и последнего, один иэ входов каждого - из которых соединен с выходом D-триггера своего разряда, второй вход логического элемен та И вЂ” НЕ второго разряда соединен с первым выходом 0-триггера первого разряда, а вторые входы логических элементов И вЂ” HE остальных разрядов соединены соответственно с выходом логического элемента И-НЕ предыдущего разряда, причем О-вход триггера первого разряда соединен с его выходом (2).

Недостатками этого делителя частоты импульсов являются сложность, большой объем избыточного оборудования и невозможность использования промышленных D-триггеров, так как для данного делителя частоты необходимы только определенные D-триггеры, а также низкая надежность.

Цель изобретения — увеличение надежности и упрощение.

Это достигается тем, что, в делитель частоты импульсов, содержащий в каждом разряде

О-триггер, С-вход которого соединен с входной. шиной, и межраэрядные последовательно включенные логические элементы HE и И-HE в каждом разряде, кроме первого и последнего, один из входов каждого из которых соединен с выходом 0-триггера своего разряда, второй вход логического элемента И вЂ” НЕ второго разряда соединен с первым выходом D-трит- .

35

3 746944

rt.pa первого разряда, а вторые входы логических элементов И-НЕ остальных разрядов соединены соответственно с выходом логического элемента И вЂ” НЕ предыдущего разряда, причем D-вход триггера первого разряда соединен с его выходом, в каждый разряд делителя, кроме первого, введеи логический элемент 2И вЂ” ИЛИ, два входа которого соединены с выходами 0-триггера данного разряпа, два других входа логического элемента 2И вЂ”

ИЛИ второго разряда соединены ." выходами

0-триггера первого раз1зяда, два других,входа логических элементов 2И вЂ” ИДИ остальных

-разрядов соединены с выходами логических элементов НЕ и И вЂ” НЕ предыдущего разряда, а выход каждого логического элемента 2 И—

ИЛИ подключен к 0-входу D-триггера последующего разряда.

На чертеже представлена структурная элек трическая схема. делителя частоты импульсов.

На схеме: 1 — входная шина, 2,3,4,5,6-,-0 — триггерв, 7,8,9 — элементы И вЂ” НЕ, 10,1!,12 -- ло- гические элементы НЕ, 13,14,15,16 — логичес-, кие элементы 2И вЂ” ИЛИ.

Делитель частоты импульсов работает следуюшим образом.

Импульсы синхронизации с входной шины

1 поступают на С-входы 0-триггеров 2,3,4,5.

Первый 0-триггер 2 делит частоту входного сигнала на 2. При этом на выходе элемента 2H—

ИЛИ 13 формируется ситнал управления 0-вхо.дом второго 0-триггера 3, что обеспечивает подготовку 0-триггера 3 до прихода импульсов синхронизации на входную шину 1.

Аналогийо" сигналы на выходах соответствующих элементов 2И вЂ” ИЛИ 13,14,15 и 16 подготавливают к срабатыванию соответствующие 0-триггеры 3,4,5,6. Причем для 0-триггера 4 сигнал формируется" при "единичных- состояниях первого и второго 0-триггеров 2,3 40 (Qi, Оз 1), для D-триггера 5 — при единйчных состояниях первого- третьего триггеров

2 — 4 (01,0,Сз =1) итд.

Таким образом, обеспечивается подготовка соответствующего разряда к срабатыванию без 45 ожидания срабатываний "предыдуших разрядов, т.е. обеспечивается высокое быстродействие.

Как видно из структурной электрической схемы в каждом разряде избыточными являются элементы И-НЕ, НЕ и элемент 2И вЂ” ИЛИ.

По сравнению с известными устройствами данный делитель частоты импульсов содержит

4 существенно меныпе избыточного оборуло. ванин, проще и позволяет создать целитель частоты с любым коэффициентом деления.

Кроме того, в данном делителе частоты можно применять 0-триггеры промьниленного производства, например, интегральные микросхемы любой из выпускаемых серий.

Следовательно, техническая эффективность достигнутая в результате использования предлагаемого делителя частоты, по сравнению с известными устройствами заключается в увеличении надежности, сокращении аппаратурных затрат и повышенной технологичности.

Формула изобретения

Делитель частоты импульсов, содержашнй в каждом разряде О-триггер, С-вход которого соединен с входной шиной, и межразрядные последовательно включенные логические элементы

HE и И-HE в каждом разряде, кроме первого и последнего, один из входов каждого из которых соединен с выходом D-триггера своего разряда, второй вход логического элемента

И-HE второго разряда соединен с первым выходом 0-триггера первого разряда, а вторые входы логических элементов И вЂ” НЕ остальных разрядов соединены соответственно с выходом логического. элемента И вЂ” HE предыдущего разряда, причем 0-вход триггера первого разряда соединен с его выходом, о т л и ч а юшийся тем, что, с целью увеличения надежности и упрощения, в каждый разряд делителя, кроме первого, введен логический элемент 2И—

ИЛИ, два входа которого соединены с выходами

0 — триггера данного разряда, два других входа логического элемента 2И вЂ” ИЛИ второго разряда соединены с выходами 0-триггера первого разряда, два других входа логическиФ элементов 2И вЂ” ИЛИ остальных разрядов соединены с выходами логических элементов НЕ и

И вЂ” HE предыдущего разряда, а выход каждого логического элемента 2И вЂ” ИЛИ подключен к 0-входу О-триггера последующего разряда.

Источники информации, принятые во внимание при экспертизе

1. Заявка Японии Р 49 — 32621, кл, 98/5/С 32, 17.04.74.

2. Авторское свидетельство СССР М 538496, кл. Н 03 К 23/02, 13.10,75 (прототип).

746944

Составитель Т. Артюх

Редактор T. Загребельная Техред О. Андрейко

Корректор М. Вигула

Подписное

Тираж 995

ПЕ1ИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д, 4/5

Заказ 3975/53

1 Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4