Делитель частоты импульсов на 10

О fl И С А Н И Е 746948

Союз Советских

Социалистических

Республик

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6l ) Дополнительное к авт,свид-ву (22) Заявлено 18,01.78 (21) 2569957/18-21 (5l )M. 1(л.

Н 03 К 23/02 с присоединением заявки,%

Гасударственный комитет (28) Приоритет но делам изобретений и открытий

Опубликовано 07.07.80. Бюллетень № 25

Дата опубликования описания 07.07.80 (53) УДК

621.374.4 (088.8) (72) Автор изобретения

В. А, Грехнев (7!) Заявитель (54) ДЕЛИТЕЛЬ ЧАСТОТЫ ИМПУЛЬСОВ НА 10

Изобретение относится к области вычислительной техники и предназначено для деления на десять последовательности входных импульсов.

Известны делители частоты, каждый разряд которых содержит триггеры памяти, коммутационные триггеры и схемы И вЂ” НЕ Elj,E2),f3).

Первые два из известных устройств содержат большое количество оборудования и характеризуются низкой надежностью.

Третье нз известных устройств является более совершенным и содержит четыре триггера памяти, три коммутационных триггера„и четыре схемы И вЂ” НЕ, причем единичный выход первого триггера памяти соединен с единичным входом B10poro коммутационного григ 5 гера, нулевой выход которого соединен с еди-. ничным входом триггера памяти, а единичный выход соединен с нулевым входом первого коммутационного триггера, нулевой выход первого коммутащтонного триггера соединен с входом первой схемы И вЂ” HE, а единичный выход соединен с нулевыми входами первого и третьего триггеров памяти, с нулевым входом второго коммутационного триггера и с входами первой и второй схем И вЂ” НЕ, выход первой схемы И вЂ” НЕ соединен с нулевыми входами первого коммутационного триггера и первого триггера памяти, с единичным входом второго триггера памяти н с входом третьей схемы

И вЂ” НЕ, выход которой соединен с единичными входами второго н третьего триггеров памяти и с нулевым входом второго коммутационного, триггера, нулевой выход второго триггера памяти также соединен с нулевым входом второго коммутационного триггера, а единичный выход соединен с входом третьей схемы И вЂ” НЕ, нулевой выход третьего триггера памяти соединен с нулевым входом второго триттера памяти и с входами первой и второй схем И вЂ” HE, выход второй схемы И вЂ” НЕ соединен с единичным входом первого коммутационного триггера f3).

Однако известное устройство выполнено на большом количестве схем И вЂ” НЕ и, следовательно, надежность его невысокая.

Цель изобретения — повышение надежности устройства в работе.

Для этого в делитель частоты импульсов на

10, содержащий триггеры памяти, коммутацион6943 4

3 74 ные триггеры и элементы И вЂ” НГ,введен допол-, нительный элемент И-HF., выход которого соединен с единичным входом первого комму1 тациойного триггера, при этом нулевой выход третьего коммутационного триггера подключен к первому входу дополнительного элемента И вЂ” НЕ, а единичный выход — к нулевым входам первого коммутационного триггера, первого и третьего триггеров памяти, к четвертому входу первого элемента И вЂ” НЕ, к третьему входу второго элемента И вЂ” НЕ и к нулевому входу четвертого триггера памяти, нулевой выход которого соадинен с нулевь м входом третьего коммутационного триггера, единичный выход первого коммутационного триггера подключен к единичным входам третьего коммутационного триггера и четвертого триггера памяти и ко второму входу дополнительного элемента И вЂ” НЕ, нулевой выход первого коммутационного триггера — к единичному входу третьего коммутационного триггера, а выход второго элемента И вЂ” НЕ соединен с единичным входом третьего коммутационного триггера, причем единичный вход первого коммутационного триттера, нулевой вход второго коммутационного триггера, единичный вход третьего коммутационного триггера, пятый вход первого элемента И вЂ” НЕ и третий вход третьего элемента И вЂ” НЕ подключены к входной шине.

На чертеже представлена структурная электрическая схема делителя частоты импульсов на 10.

Устройство содержит элементы И вЂ” НЕ 1 — 8, попарно образующие первый, второй, третий

"и четвертый триггеры памяти, элементы И вЂ” НЕ

9 — 14, попарно образующие первый, второй третий коммутационные триггеры, элементы

И HE 15 — 18, шину 19 входных импульсов, шину 20 выходных импульсов.

Устройство работает следующим образом.

В исходном состоянии все триггеры памяти находятся в нулевом состоянии, а входной сигнал, поступаюший на шину 19, отсутствует (равен логическому нулю). В этом случае на выходах элементов И вЂ” НЕ 1, 3, 5, 7, 10, 11, 12, 14, 15,. 17, 18 будет сигнал, равный логической единице, на выходах остальных элементов И вЂ” НЕ будет сигнал, равнь и логическому нулю. С приходом первого входного импульса открывается элемент И вЂ” НЕ 11, и на его выходе появляется сигнал, равный логическому нулю, который устанавливает первый триттер памяти в единичное состояние, Наличие связи с выхода элемента И HE ll на вход элемента И вЂ” НЕ 12 препятствует появлению на выходе элемента И-HE 12 сигнала, равного логическому нулю в момент действия входного импульса. После окончания действия входного импульса на выходе элемен5

25 зо

55 та И вЂ” НЕ 12 появляется сигнал, равный логическому нулю, а на выходе элемента И--НЕ

9 — сигнал, равный логической единице. Поэтому с приходом второго входного импульса логический нуль появляется на выходе элемента

И вЂ” НЕ 15, который устанавливает второй триггер памяти в единичное состояние, а первый триггер памяти — в нулевое состояние, Наличие связей с выхода элемента И вЂ” НЕ 15 на входы элементов И вЂ” НЕ 9 и 17 препятствует появлению на выходах этих элементов сигнала, равного логическому нулю, в момент действия входного импульса. После окончания действия второго входного импульса на выходе элемента

И вЂ” НЕ 9 появляется сигнал, равный логическому нулю, поэтому с приходом третьего входного импульса логический нуль появляется на выходе элемента И вЂ” НЕ 17, устанавливая третий триггер памяти в единичное состояние. Сигнал, равный логическому нулю, с нулевого выхода третьего триггера памяти (элемент И HE 5) устанавливает в нулевое состояние второй триггер памяти. Наличие связей с выхода элемента

И вЂ” НЕ 17 на входы элементов И вЂ” НЕ 4, 11 препятствует появлению на выходах этих элементов логического нуля в момент действия входного сигнала. С приходом четвертого входного импульса открывается элемент И вЂ” НЕ 11, устанавливая первый триггер памяти в единичное состояние. После окончания действия входного импульса подготовленным к сра6атыванию оказывается элемент И-HE 10, поскольку на выходах элементов И HE 9, 16 логическая единица. Следовательно, с приходом пятого входного импульса на выходе элемента

И вЂ” НЕ 10 появляется сигнал, равный логическому нулю, который устанавливает первый и третий триггеры памяти в нулевое состояние, а четвертый триггер памяти — в единичное состояние. Аналогично с приходом шестого входного импульса первый триггер памяти устанавливается в единичное состояние, с приходом седьмого входного импульса второй триггер памяти устанавливается в единичное состояние, а первый триггер памяти — в нулевое состояние. С приходом восьмого входного импульса третий триггер памяти устанавливается в единичное состояние, а второй триггер памяти — в нулевое состояние. С приходом девятого входного импульса первый триггер памяти снова устанавливается в единичное состояние. После окончания действия входного импульса подготовленным к срабатыванию оказывается элемент И-НЕ 14, поэтому с приходом десятого импульса на выходе элемента И вЂ” НЕ 14 появляется сигнал, равный логическому нулю, который поступает на шину 20 возвращает схему в исходное состояние, устанавливая триггеры памяти в нулевое состояние.

746943 6

J осушествляется1 ти, к единичному входу второго триггера пасмены .остоя- мяти и к второму входу третьего элемента

И вЂ” НЕ, выход второго элемента И вЂ” HE соединен с единичным входом первого коммутационного триггера, а выход третьего элемента

И-HE — с нулевым входом второго коммутационного триггера и с единичными входами второго и третьего триггеров памяти, о т л ич а ю ш и и с я тем, что, с целью повышеio ния надежности устройства в работе, в него введен дополнительный элемент И вЂ” НЕ, выход которого соединен с единичным входом первого коммутационного триггера, при этом нулевой выход третьего коммутационного триггера подключен к первому входу дополнительного элемента И вЂ” НЕ, а единичный

Таким образом, в делителе следуюшая последовательность ний.

0 0000

l 0001

2 0010

3 0100

4 0101

5 1000

6 1001

7 1010

8 1100

9 1101

10 0000

На десять входных импульсов схема выдает один выходной импульс, т.е. осушествля ется деление на 10.

Формула изобретения

Делитель частоты импульсов на 10, содержащий триггеры памяти, коммутационные триггеры и элементы И вЂ” НЕ, причем нулевой выход первого коммутационного триггера соединен с первым входом первого элемента И вЂ” НЕ, а одиночный выход — с нулевыми входами первого триггера памяти, второго и третьего коммутационных триггеров и с первым входом второго элемента И вЂ” HE, единичный выход второго коммутационного триггера подключен к нулевому входу первого коммутационного триггера, а нулевой выход — к единичному входу первого триггера памяти, единичный выход которого соединен с единичным входом второго коммутационного три1 гера, нулевой выход второго триггера памяти подключен к нулевому входу второго коммутационного триггера, а единичный выход — к первому входу третьего элемента И вЂ” НЕ, нулевой выход третьего триггера памяти соединен со вторым входом второго элемента И вЂ” НЕ, с нулевым входом второго триггера памяти и с третьим входом первого элемента И вЂ” НЕ, выход которого подключен к нулевым входам первого коммутационного триггера и триггера цамявыход — к нулевым входам первого коммутационного триггера, первого и третьего триггеров памяти, к четвертому входу первого

20 элемента И вЂ” НЕ, к третьему входу второго элемента И вЂ” HE и к нулевому входу четвертого триггера памяти, нулевой выход которого соединен с нулевым входом третьего коммутационного триггера, единичный выход пер25 вого коммутационного триггера подключен к единичным входам третьего коммутационного триггера и четвертого триггера памяти и к второму входу дополнительного элемента . И НЕ, нулевой выход первого коммутацион30 ного триттера — к единичному входу третьего коммутационного триггера, а выход второго элемента И вЂ” НЕ соединен с единичным входом третьего коммутационного триггера, причем единичный вход первого коммутационного триттера, нулевой вход второго коммутационного триггера, единичный вход третьего коммутационного триггера, пятый вход первого элемента И вЂ” НЕ и третий вход третьего элемента И вЂ” НЕ подключены к входной шине.

40 Источники информации, принятые во внимание при экспертнве

1. Авторское свидетельство ГССР Р 382241, кл. Н 03 К 23/02, 1970.

2, Авторское свидетельство СССР К 506131, 4 кл. H 03 К 23/02, 1974.

3. Авторское свидетельство С(CP К 558405, кл. Н ОЗ.К 23/02, 1976 (прототип).

746943

Составитель В. Глатман

Техред Н. Бабурка Корректор В. Синицкая

Редактор Т, Загребельная

Заказ 3975/53

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Тираж 995 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5