Преобразователь кода во временной - интервал

Г.;;-..-.;-.;-.:.-.-;,.; 3 о и и Ьгнчге

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

<11 430503

Союз Советских

Социалистических

Республик (61) Зависимое от авт. свидетельсъва— (22) Заявлено 06.05.72 (21) 1785534/26-9 с присоединением заявки— (32) Приоритет—

Опубликовано 30.05.74. Бюллетень ¹ 20

Дата опубликования описания 31.01.75 (51) М.Кл. H 03k 13/02

Государственный комитет

Совета Министров СССР

tto делам изобретений и открытий (53) УДК 681.325(088.8) (72) Авторы изобретения Э. Л. Боя<енов, А. С. Борисов, В. Д. Гетманский и Н. М. Шкварникова (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ КОДА ВО ВРЕМЕННОИ

ИНТЕРВАЛ

Изобретение относится к кредсъвам технической кибернетики.

Известен преобразователь кода во временной интервал, содержащий устройство управления, устройство записи преобразуемого кода, регистр памяти младших разрядов преобразуемого числа, селектор, триггер управления селектором, счетчик, формирователь импульса конца временного интервала, генератор напряжения считьевания и коммутируемую линию задержки.

Однако используемые в таком преобразователе для уменьшения дискретно|сти преобразования коммутируемые линии задержки не обеспечивают требуемой точности,преобразования, так как,при прохождении импульсов через линию задержки искажается их форма, что вносит существенную погрешность; для уменьшения искажений необходимо применять широкополосные линии задержки; а это ведет к увеличению габаритов, потребляемой мощности и стоимости аппаратуры; неполное согласование линии вносит дополнительные погрешности; изготовление линий с плавной регулировкой величины задерж ки наталки вается на определенные трудности технологического и конструктивного характера.

Цель изобретения — повышение точности преобразования.

Это достигается тем, что в предлагаемый

2 преобразо ватель дополнительно возведены ttocледовательно соединенные коммутируемые фазосдвигающие каскады и усилитель-ограничитель, при этом выход генератора синусоидаль ного напряжения очитывaíèÿ соединен с входом перьвого фазоодвигающего каокада, выход последнего фазосдвигающего каскада подключен к входу усилителя-ограничителя, выход которого соединен с,входом селектора, упИ ра|вляющие входы фазосдвига|ощих каскадов подключены к соответствующим выходам регистра памяти младших разрядов, старт-импульсный,выход устройспва унравленпя соединен с входом коммутируемой линии задержки, управляющий вход когорой подключен к выходу старшего разряда регистра памяти младших разрядов, а ее выход — к единичному входу триггера управления селектором.

2о На чертеже изображена схема предлагаемого преобразователя.

Преобразователь работает следующим образом.

Импульсом сброса, поступающим с выхода 1 устройства управления 2, регистр памяти 3 младших разрядов преобразуемого числа, счетчик 4 и триггер б управления селектором устанавливаются в исходное состояние.

Код, поступающий на вход устройства запизо си 6 преобразуемого кода, импульсом записи

430503

20

3 с выхода 7 переписывается в регистр па.мяти

8 и в счетчик 4. При этом в регистр памяти записывается прямой код младших разрядов преобразуемого числа, а в счетчик — обратный код старших разрядов. С выхода генератора 8 эталонное синусоидальное напряжение считывания подается на вход последовательно соединен ных коммутируемых фазосдвигающих каскадов 9, где п роизводится задержка по фазе этого напряжения. Величина задержки ло фазе напряжения считывания пропорциональна значению кода в младших ðàçðHдах преобразуемого числа и определяется выражением

n — 1

7(п,) =At ni= V; (Л ), i=0 где q (nI) — величина фазовой задержки напряжения считывания; и, — значение кода в младших разрядах преобразуемого числа;

Лср — величина минимального сдвига фазы, соответствующая ди скретт ности преобразования Л! =

2п (Т вЂ” период í "ïðÿæåíèÿ считы вания);

360 1V< ср; (!1!;) = 2, i — величина фазового сдвига

1-го каскада на частоте,считыва ния;

n — число разрядов регистра памяти 8; !

=0,1,2,..., и — 1 — порядковый номер разряда;

У; = 0,1 — значение, кода в 1-м разряде.

Таким образом, напряжение считывания задержи вается на время, ра вное At nI.

С выхода, последнего фазосдвигающего каскада напряжение считывания по ступает на вход усилителя-ограничителя 10, где из синусоидального напряжения формируется прямоугольное напряжение. Это .напряжение подается на сигнальный вход селектора 11. Стартимпульс с выхода 12 устройства управления 1 проходит через коммутируемую линию заде1ржки 18. При этом, если в старшем разряде регистра памяти, управляющем ли нией задержки, записана «единица», то старт-им25

45,пульс задерживается на время, ра вное полови не периода напряжения считывания, а если записавши «ноль», то старт-импульс проходит без задержки. С выхода линии задержки старт-импульс поступает на единичный вход триггера 5, селектор 11 открывается, и на вход счетчика 4 проходят импульсы прямоугольного напряжения, задержанного относительно старт-импульса на время, про1порциональное значению кода в регистре памяти 8 младших разрядов. В момент переполнения счетчика 4 формирователь импульса 14 конца прео б разования сбрасывает триггер 5 в

«ноль». Задержка импульса окончания преобразования относительно старт-импульса равна

t=nIAt+n,Ò (где n — значение кода в старших разрядах преобразуемого числа, записываемое в счетчик 4).

Предмет .изобретения

Преобразователь кода во временной интервал, содержащий устрой ство управления, устрой ство записи преобразуемого кода, регистр памяти младших разрядов преобразуемого числа, селектор, триггер управления селектором, счетчик, формирователь импульса конца временного интер вала, генератор напряжения считы|вания и коммутируемую линию задержки, отличающийся тем, что, с целью повышения точности лреобразования., в него введены лоследовательно соединенные ком м1утируемые фазосдвигающие каскады и усилительогра ничитель, .при этом выход генератора синусоидального напряжения считывания соединен с входом пер ваго фазосдвигающего каскада, выход последнего фазосдвигающего кас.када лодключен,к входу усилителя-ограничителя, выход которого соединен с входом селектора, управляющие входы фазосдвигающих каскадов подкл1очены к соответствующим выходам pei Hcypa памяти младших разрядов,старт-импульсный выход устройства у правления соединен с входом .коммутируемой ливонии задержки, управляющий вход которой подключен к выходу старшего разряда регистра памяти младших разрядов, а ее выход — к единичному входу триггера управления селектором.

430503

Составитель И. Бабанов

Редактор E. Караулова Техред А. Камышникова Корректор В. Кочкарева

Заказ 5361 Изд. № 1632 Тираж 811 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб., д. 4/5

МОТ, Загорский цех