Устройство для контроля интегральных схем

1н1 419852 ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскке (оциалистимеских

Респубйик (61) Зависимое от авт. свидетельства (22) Заявлено 24.09.71 (21) 1699647/ 18-24 (51) М. Кл. G 05b 23/02 с присоединением заявки (32) Приоритет

Опубликовано 15.111.1974. Бюллетень ¹ 10

Дата опубликования описания 30.07.1974

Государственный комитет

Саввта 11иниотров СССР оо делам иаоорвтений и открытий (53) УДК 681.327.12 (088.8) (72) Авторы изобретения

В. П. Ерлашов, В. И. Кнышев, Ю. А. Сливицкий и А. А. Шибаев

Brl TE, 101 (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ИНТЕГРАЛЬНЫХ СХЕМ

Изобретение относится к области автоматики и контрольно-измерительной техники и может п рименяться для контроля интегральных схем.

Известно устройство для контроля интегральных схем, содержащее цифровую вычислительную машину, соединенную с блоком

aeopà и с первым .входом блока управления, второй вход которого соединен с выходом буферного блока, а выход — со входами блока опорных воздействий, формирователя сигналов, генератора, блока синхронизирующих сигналов, цифрового вольтметра и входами анализаторов, в каждом из .которых выход формирователя испытательных воздействий и первый выход компаратора подключен к выводу контролируемой интегральной схемы, второй выход компаратора — к первому входу буферного блока, и второму входу форми|рователя сигналов, первый вход коммутатора испытательных воздействий и коммутатора граничных воздействий — к выходу блока опорных воздействий, второй их вход — к выходу генератора, а первый .вход формирователя испытательных воздействий и компаратора — к первому выходу блока синхронизирующих сигналов, подключенного вторым выходом ко второму входу генератора и второму входу буферного блока.

Однако это устройство не обеспечивает одповременно статнческпй, дшгампчсский и функциональный контроль интегральных схем и приводит к ложным ошибкам контроля больших интегральных схем.

С целью расширения области применения устройства для контроля интегральных схем в каждый анализатор введены последовательно соединенные регистр тестовых переходов, дешифратор и коммутатор псрестройки, выход

10 которого подключен к третьему входу коммутатора испытательных воздснс1 Вин, к третьему входу коммутатора граничных воздейсгвий ко второму входу формирователя испытательных воздействий, третий вход которого

15 соединен с выходом коммутатора испытательных воздействий, и ко второму входу компаратора, третий вход которого соединен с выходом коммутатора граничных воздействий.

На фпг. 1 — -2 приведены схемы предлагае20 мого устройства. На фиг. 1 — блок-схема vclройства для контроля интегральных схем; на фиг. 2 — структурная схема блока контроля.

Устройство содержит блок ввода 1, цифровую вычислительную машину 2, блок управ25 лепил 3, анализаторы 4, соединенные с выво,дами контролируемой интегральной схемы 5, блок опорных воздействий 6, генератор 7, буферный блок 8, блок сннхронизнрующих сигналов 9, формирователь сигналов 10 и циф30 ровой anëüòìåòð 11.

419852

Анализатор 4 содержит формирователь испыта ель ы воздейс"!в>гй 12, коммутатор испьг,areëüllûõ всздсйc". Bèé 13, ко".ïàða;:cð 14, ИО .!з! тг rop раIIkr÷llых Возд(йстВий 15, рРгис.р тес OBых переходов .б, дешифра!ор 17 и коммутатор !!epee! poi ки 18.

Устройс1во работает следующим образом.

Блок 1 предназначен для ввода програllм ! .ОИ1 роля В IIHmpoBYIo Вычислительпу!О ма!пину 2 и вывода из пес резуль.атсв контроля, Цифровая Bbi IkfcJIHTCJIbIIarl IBUIHkIa 2 oc) -! цествл ieT об..;еп информацией посредством блока управления 3, в результате чего синтеа Ip) I0 I CH I kIe3a)3HCH lIых блокGB I

Лпалпзаторы 4 служаз д r;; задания Hсследовa".eëbllocTeé испыгaieabilûê воздействий на выводы контролируемой схемы 5, контроля

rIapaIHeTpa В заданно испытательпОы режиме и,выдачи результатов контроля.

Блок опорных воздействий б преобразует цифровые коды в аналоговые опорнь!е испытательпь!е и гра;!ичпые воздействия, кс-.орые поступа!от па анализаторы 4.

Управляющие гестовыми переходами двоичные псследовательносги па ка>кды!! анализатор 4 выдаются геператсром 7.

Результаты коцтрол,:: поступaloò с анализаторов 4 на буферный блок 8, который предназначен для согласования по длинам слов и быстродействию выходов анализаторов 4 и цифровой вычислительной машины 2.

Блок синхропи:>Hpyloi их сигналов 9 предназначен для синхрспизации форми овация испытательных воздействий па выводах коп, ролируемой интегральной схемы 5 и c båìà информации о контролируе.:ых параметрах в

rlpol pa.;! .1!ируе !ые моме ITbi Вр НеНН Относительно нача "a !Остов. Формирователь сигналoB 10 согласует параметры с!!гналGB и измерительных цепей со входом цифрового вольт:;етра 11. Все устро ic-ва и блоки по режимам работы являются програмх!но-упрaBëëåèbl;lli от цифровой вычислительной !аширы.

В состав каждого анализатора 4 входит: формирователь испытательных воздействий

12, формирующий последовательности испытательных воздейстзий п", выводе интегральной схемы 5 из двоичных последовательностей опорных испытательных воздействий, коммутатор испытательных воздействий 13, компаратор 14, сравнивающий последовательности контролируемых параметров, снимаемых с выводов интегральной схемы 5, с двоичными опорными граничными последовательностями и выдающий результаты контроля, коммутатор гпаничпых воздействий 15, регистр тестовых переходов 1б для запоминания и хранения кодов тестовых переходов, дешифратор 17 и коммутатор перестройки 18, предназначенный для настройки на формирование и контроль параметров в соответствии с кодом тестового перехода.

Испытательно-контрольная информация вводится посредс!Вом блока ввода 1 в цифро5

1О

15 го

60 вую вычислительную машину 2. В соответствии с командами, получаемыми от цифровои вычисли-.ельпой машины 2, блок управления 3 синтезирует из независимых блоков испытательноо-коптрольн!ые схемы дл". последовательilocTH Ho!I i po. l Hbi..:. l eci cB. fr!!a.aHaa > opbr 4 параллельно формируют двоичные последовательности испы1ательных воздействий на выводы иптегральпо1! схемы 5 из опорных испытательных воздействий и коп;ролируют параметры на этих выводах .по опорным граничным воздействиям, которые пос-.упают от блока опорных воздействий б. Управление формирсвапием последовательнос,ей двоичных испыта!Сльпых и граничных воздействий осуществляется генератором 7.

Результаты испытаний накапливаются буферным блоком 8. Согласование во времени моментов и д.!Ительнос!е!! формирования испытательных воздействий и съема информации о контролируемых параметрах осуществляется блоком синхронизирующих сигналов 9.

В режиме из IepeIIHsl àíà".èçàòîð 4 в соответ.ствии с программой подключает к выводу интегральной схемы 5 через формирователь сигналов 10 вход цифрового вольтметра 11.

Требуемый испытательный режим на выводе интегральной схемы 5 обеспечивается формирова-елем испытательных воздействий 12 из oaoplio-o испытательного воздействия, выбрапиого коммутаз ором испытательных воздействий 13. Компаратор 14 сравнивает контролируемый параметр в заданном испытательном режиме с выбранны коммутатором граничных воздейстзнй 15 граничным значением. Регис;р тестовых переходов 1б через дешифратор 17 управляет коммутатором перестрсйки 18.

Коммутатор перестроики 18 настраивает коммутатор испыта-ельпых воз,",ействий 13 на выбор по тестам одного из двух опорных испытательных воздействии., а коммутатор гра-! н;чных воздействий 15 — одного из двух граничных воздействий в соответствии с двоичными последовательностями, поступающими от генератсра 7. Нр» изменении вел; чины или характера испытательного или граничного воздейст вия в двоичных последовательностях воздействий для следу!ощего теста цифровая вычислительная машина 2 в данном тесте через блок управления 3 засылает код нового тестового, перехода.

Но окончании одного или нескольких тестов буфе рный блок 8 через блок управления 3 передает результаты испытаний в цифровую вычислительную машину 2, которая обрабатывает их, продолжает управлять контролем, корректирует испытательный режим или выдает обработанные результаты.

Предмет изобретения

Устройство для контроля интегральных схем, содержащее вычислительную машину, 419852 соединенную с блоком ввода с первым входом блока упра вления, второй вход которого соединен с выходом буферного блока, а выход— со входами блока опорных воздействий, формирователя сигналов, генератора, блока синхронизирующ их сигналов, цифрового вольтметра и входами анализаторов, в каждом из которых выход формирования испытательных воздействий и первый выход компаратора подключен к выводу контролируемой интегральной схемы; второй выход компаратора— к первому входу буферного блока и второму входу формирователя сигналов, первый вход коммутатора испытательных воздействий и коммутатора граничных воздействий — к выходу блока опорных воздействий, второй их вход — к выходу генератора, а первый вход формирователя испытательных воздействий и..омпа ратора — к первому выходу блока синхронизирующих сигналов, подключенного вторым выходом ко второму входу генератора и второму входу буферного блока, отл ич а ю5 щ е е с я тем, что, с целью расширения области применения устройства, в каждый анализатор введены последовательно соединенные регистр тестовых переходов, дешифратор и коммутатор перестройки, выход которого под10 ключен к третьему входу коммутатора испытательных воздействий, к третьему входу коммутатора граничных воздействий, ко второму входу формирователя испытательных воздействий, третий вход которого соединен с выхо1S дом коммутатора испытательных воздействий, и ко второму входу компаратора, третий вход которого соединен с выходом коммутатора граничных воздействий.

Составитель Г. Лебедев

Редактор Л. Цветкова Техред Л. Богданова Корректор Н. Аук

Заказ 1615/1 Изд. № 1371 Тираж 760 Полн нснос

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, %-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2