Патент ссср 410455

лат

Союз Советских

Социалистических

Республик б 11с 11/02

Гасударственный комитет

Савета Миниатрав СССР па делам иеааретений и аткрытий

81 327 66 (088 8) Авторы изобретения

М. А. Габоян и P. К. Крмоян

Заявитель

УСТРОЙСТВО ПАМЯТИ СИСТЕМЫ 2,5 Д

Q 1 1 И б

ИЗОБРЕ

К АВТОРСКОМУ С

Зависимое от авт. свиде

Заявлено 22.111.1971 (№ с присоединением заявк

Приоритет

Опубликовано 05Л.1974.

Дата опубликования опи

Изобретение относится к области вычислительной техники и может быть применено при проектировании запоминающих устройств большой информационной емкости.

Известны устройства памяти системы 2,5 Д с двумя проводами, в которых один провод использован в качестве адресного, а второй— в качестве адресно-разрядного и выходного.

В существующих устройствах памяти совмещение адресно-разрядной и выходной обмоток осуществляется за счет применения мостовых схем с дифференциальным трансформатором.

Однако в таких устройствах памяти адресно-разрядные формирователи выдают ток, равный полному току перемагничивания сердечников; сердечники в плечах должны быть расположены под углом 90 один относительно другого, а амплитуда помехи, возникающей от адресно-разрядных полутоков вследствие дебаланса мостовой схемы, превышает в несколько раз величину полезного сигнала.

Целью изобретения является уменьшение помехи от адресно-разрядных полутоков записи, Эта цель достигается введением в устройство памяти системы 2,5 Д двух трехобмоточных импульсных трансформатора. Причем первая обмотка первого трансформатора включена последовательно с адресно-разрядной шиной первой секции, вторая обмотка первого трансформатора и третья обмотка второго трансформатора соединены согласно и подключены к выходу адресно-разрядного формирователя.

Третья обмотка первого трансформатора со второй обмоткой второго трансформатора соединены встречно и подключены ко входам усилителя считывания. Первая обмотка второго трансформатора соединена последовательlO но с адресно-разрядной шиной второй секции.

На чертеже приведена схема одного разряда устройства памяти системы 2,5 Д.

Ферритовые сердечники 1 расположены параллельно и прошиты адресно-разрядными

15 шинами 2, образующими первую 3 и вторую

4 секции.

Выходной трансформатор состоит из двух трехобмоточных трансформаторов. Первый трансформатор 5 имеет первую 6, вторую 7

20 и третью 8 обмотки, а второй трансформатор 9 — первую 10, вторую 11 и третью 12 обмотки, Обмотка 6 трансформатора 5 включена последовательно в первую секцию 3 шин 2, об25 мотка 7 трансформатора 5 и обмотка 12 трансформатора 9 включены согласно и подключены к выходу адресно-разрядного формирователя 13.

Обмотка 8 трансформатора 5 и обмотка 11

30 трансформатора 9 соединены встречно и под410455

Предмет изобретения

Составитель В. Вакар

Техред Е. Борисова

Корректор 3. Тарасова

Редактор Л. Утехина

Заказ !049/8 Изд. № 355 Тираж 591 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб., 4/5

Типография, пр. Сапунова, 2 ключены ко входам усилителя считывания

14. Обмотка 10 трансформатора 9 включена последовательно во вторую секцию 4 шин 2.

Устройство работает следующим образом.

При возбуждении формирователя 13 двухполярные полутоки «записи — считывания» через трансформаторы 5 и 9 поступают на шины 2.

При этом в каждом разряде оказывается выбранным один ферритовый сердечник. Во время такта «записи» индуктированные от адресно-разрядных полутоков э.д.с. в выходных обмотках 8 и 11 компенсируются. В результате на входе усилителя считывания помехи от этих токов отсутствуют. В режиме считывания полезные сигналы «единицы» и

«нуля» индуктируются в выходной обмотке

8 или 11 в зависимости от месторасположения выбранного сердечника в шинах 2.

Таким образом, в предложенном устройстве в выходных трансформаторах совмещаются две функции: передача адресно-разрядного тока и считывание информации.

Устройство памяти системы 2,5Д, состоящее из накопителя, сердечники которого прошиты адресно-разрядными шинами, разделенными на две секции и подключенными к формирователям адресно-разрядных полутоков «записи» вЂ” «считывания» и усилителям считывания, отличающееся тем, что, с целью умень10 шения помех от адресно-разрядных полутоков записи, оно содержит два трехобмоточных импульсных трансформатора; причем первая обмотка первого трансформатора включена последовательно с адресно-разрядной шиной

15 первой секции; вторая обмотка первого трансформатора и третья обмотка второго трансформатора соединены согласно и подключены к выходу адресно-разрядного формирователя; третья обмотка первого трансформатора со

20 второй обмоткой второго трансформатора соединены встречно и подключены ко входам усилителя считывания; первая обмотка второго трансформатора соединена последовательно с адресно-разрядной шиной второй секции.