Патент ссср 406225

Союз Советских

Социалистических

Республик

СПИ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства №вЂ”

Заявлено 25.Х.1971 (¹ 1708321/18-24) М. Кл. G 11с 11 02 с присоединением заявки . Й—

Государственный комитет навета Министров СССР во делам изооретений и втнрытий

Приоритет—

Опубликовано 05.Х1.1973. Бюллетень ¹ 45

Дата опуоликован,ия описания 17.1 .1974

УДК 684.327.66 (088.8) Автор изобретения

Р. Б. Хусид

Заявитель

МНОГОФУНКЦИОНАЛЬНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике.

Известны многофункциональные запоминающие устройства, выполняющие арифмети ческие и логические операции. Однако в сферу их действия не входят логические операции, при которых после .каждого i-того разряда числа А следует i-тый разряд числа В.

Цель изобретения — расширение функциональных возмож ностей устройства.

Предлагаемое устройство отличается тем, что в блок оперативной памяти дополнитель но введены разрядные шины записи, причем

i-тая дополнительная разрядная шина записи прямого кода разряда числа прошита последовательооо через, первые коммутирующие сердечники i-того столбца i-той, i+1-вой,..., - л-ной логических ячеек и через пещерные ком мутирующие сердечники i-тых логических ячеек i+1-го, i+2-го,..., i(n+i)-того столоцов, à t-тая дополнительная .разрядная шина зап.иси обратного кода разряда числа прошита последовательно через вторые коммутир» ющие сердечники О-вой,..., t— 1-,,вой, i-той логических ячеек i-того столбца и через вторые коммутируюшие сердечники i-тых логических ячеек i — 1-го, i — 2-го,..., О-вого столбцов; при этом первая адресная шина за.писи,п рошита,последовательно через первые коммутирующие сердечники t-тых логических ячеек О-вого, 1-го,..., 1-того столбцов и вторые коммутирующие сердечники t — 1-вых lогических ячеек т-того, i 1-го,..., i (n — i)-того столбцов, вторая адресная шина записи прошита последовательно через вторые коммутирующие сердечники i-тых логических ячеек

О-вого, 1-,го,..., i-того столбцов и первые коммутирующие сердечники 1 — 1-вых логичеса."их ячеек i-того, i+1-го,..., (n — i) -того столбцов.

Указанная совокупность логических ячеек и связей позволяет, присчимая сомножнтелн в последовательном коде таким образом, что после каждого i-того разряда числа А следует

15 i-тый разряд числа В, и последовательно формируя столбцы транспонированной матрицы частичных произведений, .потучать последовательно разряды произведения.

Такая необходимость возникает прн орга20 нпзации параллельного вычислительного процесса на нескольких устройствах.

Схема предлагаемого устройства нзооражепа на чертеже.

В состав устройства входят блок управ25 ления 1, блок оперативной памяти 2. вк,иочающий,в сеоя матричный узел памяти у, узел логических ячеек, каждая из которых содержит два коммутиру1ощих сердечника 4, 5 и один заномина1ощий сердечник 6 для oopa30Bа: ия транспонированной матрицы частич406225

О, э ных произведений, которые образуют столбцы

7 и строки 8; блок усилителей считывания 9, блок регистра числа 10 с .двухвходовыми схемами «ИЛИ» 11, блок разрядных формирователей записи 12, блок выборки 18, а также счетчик 14 я блок регистра результата 15. Дополнительные разрядные шины lo записи прямого кода разряда числа прошиты последовательно через первые коммутирующп. сердечники 1-того столбца i-той, i+1-вой,..., +и-«ой ячеек и через первые .ксммутирую щие сердечники i-тых ячеек i+1-го, i+2ro,..., + (и — t) òîãî столбцов;,дополнительные разрядные шины записи обрат«ого кода разряда числа 17 прошиты последовательно через вторые коммутирующие сердечники

О-вой,..., i — 1-вой, с-той ячеек t -того столбца и через вторые коммутирующие сердечники

i-тых ячеек i — 1-.го, — 2;го,..., О-вого столбцов; первая адресная шипа записи 18 прошита последовательно через первые коммутирующиее сердечники - тых ячеек О-вого

1-.го,..., t-того столбцов и вторые коммутирующие,сердечники t — 1-.вых ячеек t-того, i+1-го,..., i+ (и — i)-того столбцов; вторая адресная шина зап иси 19 прошита последовательно через вторые коммутирующие сердечники i-тых ячеек О-всго, 1-го,..., -того стоюцов и первые коммутирующие сердечники — -1-BI1x ячееft с-того, i+1-го, .... t+(n — i)того столбцов; адресные шины считывания 20 прошиты 1Iocледовательно по строкам 8 через запомл«ающие сердечники 6, .разрядные шипы считыва«ия 21 — последоваfàëü«o пс столбцам 7 через запосчипающие сердеч««ки 6.

Блок управления 1 выдает сигналы, упра»ляющие .выполнениеч всех операций в устройстве. Все операции вылол«яются с помощью узла логических ячеек по микропрограммам. Необходимым условием д,IH выполнения опера ции учноження, в .аст«ости,для образоваяия транспортирован«ой чатрицы частичных произведений, является жесткая исследователь«ость записи кодов чисел по адресным шинам 18 .и 19 (разряды прямого « обратного кодов первого числа записывгпотся по адресной шине 18,,разряды лрямсго н обратного кодоB âòoðoãо числа — по адресной шине 19). .При последовательном посту«лени«исход цых чисел А (аю,... а;,... а,) и В (бю,...

b;,, b„) таким образам, что после каждого -того разряда числа А следует l-тый разряд числа В, одновременно прямой и обратный коды i-того разряда числа А, а затем одновременно прямой и обратный коды t-того разряда числа В записываются в соответствующие логические ячейки так, что прямой ito

/-того разряда за писывается в первые комчугирующие сердечники 1-,того столбца -той. —,1-,вой,, г+(и — i)-пой ячеек и в первы комгмутирующие сердечники 1-тых ячеек +1-вого, i+2-,ãî,, i(n — i)-того столбца, а обратный код t-того .разряда —.во вторые "ov!мутирующие сердечники О-вой,, t — 1-вой, t-той ячеек t-того столбца и во вторые комчуT«ðóþùèå сердечники t-Tblx ячеек t — 1-го, — 2-го,, О-вого столбцов. При этом после записи очередной пары разрядов чисел А юч

В формируется соответствующая строка транспортированной матрицы частич ных произведений, после считывания которой .по адресной шине 20 счетчик 14 определяет сумму ее цифр.

На младшем разряде счетчика образуется очередной заряд произведения, а на остальных (1од „) — 1 (1од „вЂ” ближайшее меньшее целое число) разрядах — перенос .в старшие разряды произведения.

Перед суммированием очередного стслоца матрицы частичных произведений содержнмсе счетчика сдвигается на один разряд влево.

Разряды произведения накапливаются на регистре .результата 15, разрядность которого .и количество строк ячеек для образования тра«спонирова«ной матрицы частичных произведений определяются требуемой точностью результатов умножения. Например, чтооы получить результат учножения с точностью 2и разрядов, .необходимы 2и-,разрядный регистр результата и 2и строк ячеек.

Последовательность выполнения,оччераций учножепия следующая:

1) Ввод в логические ячейки 1-того разря да числа А в прямом и обратном кодах.

2),Ввод в логические ячейки i-,того,разряда числа В в прячом и обратном кодах.

При этом в t-той строке транспоиирова«пой матрицы частичных произведений формируется значение столб ца матрицы част«ч«ых произве че«ий.

3) Считывание и«формация .из 1-той строк«,чогических ячеек на регистр числа 10.

4) Сдвиг содержичого регистра числа вправо на и разрядов, перепись младшего разряда счетчика на вход регистра результ;та 15, сдвиг па один разряд влево счетчика и вправо —:регистра резу.чьтата..При этом «! регистре результата фиксируется t-тый,разряд произведения, а счетчик .готов к приему информации из i+1-вой строки логических

Я LI 2"Ã к.

Пункты 3 и 4 повторяются i раз, .где i может принимать значения 0,1,..., 2и в зависичости от требуемой точности умножения.

Поскольку в режиме «считывачие» отводится время,д,чя регенерации инф.ормации, а при выполнения и. 3 регенерации информации

tfe требуется, выполнение пунктов 4 .и 3 может частично совмещаться во .времени.

Слсжегие чясел А (аю,... а,,... а„) и

В (bf«... Ь;,... Ъ„) пр,и их последовательно;! поступлении на регистр числа 10 таким образом, что после каждого 1-того разряда числа

А следует t-тый разряд числа В, происходит без участия логических ячеек.

Пос.чедовательность выполнения операций

«ри этом следующая:

406225

1) Прием (-того разряда числа Л на регистр числа 10 и сдвиг его s!lðàço íа n,разря,дов.

2) Прием i-того разряда числа Л Hà регистр числа 10 и сдви г е."о вправо на и .разрядов.

После выполнения пунктов 1 и 2 на младшем разряде счетчика 14 образуется -тый разряд суммы, а на соседнем старшем разряде — значение, переноса в i+1-вый разряд.

3) Перепись содержимого младшего разряда счетчика на вход регистра результата, сдвиг на один разряд влево счетчика и впр;во — регистра результата. При этом на ре гистре результата фиксируется -тый разряд произведения, а счетчик готов к приему следуюших разрядов исходных чисел.

Предмет изобрете :ия

Многофункциональное запоминающее устроиство, Bblilloлняющее ари фметические .и ло гические операции, содержащее блок управления, подключенный к блоку оперативной памяти, выполнеп|ному из узла памяти и узла логических ячеек, каждая из которых содержит два коммутирующих и один запоминаюший сердечник, образуя транспон.и.рованную матрицу частичных произведений, причем первый коммутирующий сердечник прошит разрядными ши нами согласно с адресныии, второй — в обратном направлегнии Ilo отношению к первому, а запоминающий сердечник соединен с коммутнруюшими резнстивиыми витками связи, при этом входы блока опера тивпой памяти связаны с блоком разрядных формирователей, пас зедователь|.о соединенным с регистром числа, а выходы — с соответствуюпдими входами блска усилителей считывания, выходы которого подключены соответственно к одному .из входов двухвхсдовых схем «ИЛИ», вторые входы которых соединены с соответствующими выходами регистра числа, входы .которого подключены к счетчику и одному из выходов блока управления, отли-чаюцеегя теAI, что, с целью расширения функциональных возможностей, в блок оператизной памяти дополнительно введены разряд пые шины записи,,причем г -тая дополнительная разрядная шина записи прясмого кода разря,да числа прошита последовательно через первые ком мутирующие сердечники -того столбца

i-той, i+1-вой,..., ipn-ной логических ячеек и через первые коммутирующие сердечники . -тых логических ячеек i+1-вого, - ;2-го,..., +(и — i)-того столоцов, à I.-тая дополнительная разрядная шина записи обратного кода разряда числа прошита последовательно через вторые коммутирующие сердечники

О-вой,..., 5 — 1-вои, 1-TQII логических ячеек

1-того cTQ;Ioца и через вторые коммутируюЩИЕ СЕРДЕЧНИКИ I-TbIX ЛОГИЧЕСКИХ ЯЧЕЕК ! — 1-го, — 2-го...,, О-вого столбцов; при этом первая адресная шина записи прошита последовательно через первые коммутирующие сердеч)н1ки i-.тых логических ячеек О-вого, 1-го.

:- О /-того столбцов .и вторь!е коммутирующие сердечники i — 1-вых логических ячеек t-того, i -- 1-го,..., i+ (n — i)-того столбцов, вторая адресная шила за нцси прошита последовательно через вторые коммутирующие сердечники Тых логических ячеек О-Вого. 1-Го,....

i-,òîãî столбцов и первые коммутируюшне сердечники i — 1-вых логических ячеек i-то-.о, i+1-го,..., i- (и — i)-того столбцов.

406225

Составитель В. Гордонова

Техред Л. Богданова

Корректор Е. Хмелева

Редактор Б. Федотов

Тип. Харьк. фил. пред, «Патент»

Заказ 11 Изд. М 241 Тираж 576 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, )К-35, Раушская ™., д. 4/5