Цифровое устройство для определения дисперсии ординат случайных процессов

 

о и и ga3j. и;в

И 3 О 6 P Е Т Е Н ЙЗГ

369573

Со аз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства М

Заявлено 09.lll.1971 (№ 1637988/18-24) М. Кл. G 06f 15 36 с присоединением заявки Л"

Приоритет

Опубликовано 08.11.1973. Бюллетень Ле 1О

Дата опубликования описания 15Л III.1973

Комитет по делам изобретений и открытий при Совете Министров

СССР

УДК 681,3:519,2(088.8) Авторы изобретения Г. Я, Бахчиев, 3. А. Саакян, П. И. Погребецкий и 3. В, Кавжарадзе

Заявитель Тбилисский филиал Всесоюзного научно-исследовательского института метрологии им. Д. И. Менделеева

ЦИФРОВОЕ УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ ДИСПЕРСИИ

ОРДИНАТ СЛУЧАЙНЫХ ПРОЦЕССОВ

Изобретение относится к технике измерения статистических характеристик случайных процессов и предназначено для определения дисперсии ординат центрированных случайных процессов.

Известно устройство для определения дисперсии, содержащее преобразователь аналогкод, вычитающий счетчик и накопитель, недостатком которого является сложность цифрового устройства и узкий спектр анализируемых частот.

Целью предлагаемого устройства является упрощение цифрового устройства дисперсии и расширение спектра анализируемых им частот случайных центрированных процессов.

Поставленная цель достигается тем, что в состав устройства вводятся триггер, схемы совпадения и сборки. Информационный выход преобразователя через первую схему совпадения, управляющим входом подключенную к единичному выходу триггера, связан с вычитающим входом счетчика и входом установки единицы триггера, а через вторую схему совпадения, управляющим входом подключенную к нулевому выходу триггера и к управляющему входу третьей схемы совпадения, через первую и вторую схемы сборки соответственно — с шиной опроса инверсного кода счетчика и с входом первого .разряда накопителя. а также с входом установки нуля триггера.

Знаковый выход преобразователя подключен o второму управляющему входу третьей схемы совпадения, импульсный вход которой свя=-ан со входом элеменга задержки, вторым входом второй схемы сбо рки и выходом признака конца преобразования преобразователя аналог-код. Выход элемента задержки связан

10 с шиной сброса счетчика (поразрядные выходы последнего, начиная с младшего разряда, связаны соответственно со входами накопителя, начиная со второго по п-ый).

На чертеже п риведена блок-схема предла15 гаемого устройства.

Устройство содержит входную клемму 1, преобразователь 2 аналог-код, информационный выход т преооразователя, схему совпадения 4, вычитающий счетчик 5, триггер 6, схемы

20 совпадения 7 и 8, схемы сборки 9 и 10, накопитель 11, знаковый выход 12 преобразователя, выход 18 «конец преобразований» и элемент задержки 14.

Преобразователь 2 типа аналог-код производит время-импульсное преобразование исследуемого процесса .т1, подаваемого на клемму 1 в виде аналогового сигнала. Разрядность вычитающего двоичного счетчика 5 рав30 íà (n — 1). В (2п — 2+m) разрядном накопите369573 ле 11 Б качестве м 1HIших /1 рязрядОВ исГ10льзуетcя с :ммятор со сквозным переносом, а в качестве старших (n — 2+т) разря.,о: —— обычный двоичный счетчик, причем выход последнего связан с входом (т — 2)-го разряда накопителя. Информационный Выход 8 преооразовятеля 2 подключен к импульсным входам схем совпадения 4 и 8, Выход первой из которых подключен к счетному входу счетчика 5 и к единичному входу триггера б. Выход схемы совпадения 8 через схемы сборки 9 и 10 связан соответственно с нулевым входом триггера б, а также с шиной опроса инверсного кода счетчика 5 и входом младшего разряда накопителя 11. Выход 12 преобразователя 2 связан с первым управляющим входом схемы совпадения 7, второй управляющий вход которой подключен к управляющему входу схемы совпадения 8 и к нулевому выходу триггера б, единичный выход которого связан с управляющим входом схемы совпаден)ия 4. Выход

18 п)реобразователя 2 связан с импульсным входом схемы совпадения 7 и со вторым входом схемы сборки 9 непосредственно, а через элемент задержки 14 — с шиной сброса счетчика 5. Выход схемы совпадения 7 подключен ко второму входу схемы сборки 10. Длитель1 ность элемента задержки 14 равна т= —, где

1 — рабочая частота используемого в устройстве логического комплекса элемеятов.

Поразрядный перенос инверсного кода числа из счетчика 5 в накопитель 11 осуществляется по цепям, образованым за счет подключения выходов счетчика 5 (начиная с первого по (n — 1) -й разряд) к соответствующи;i Вхьдам (начиная со второго по п-й) младших разрядов накопителя 11 (цепи начальных установок на схеме Hp. показаны).

Перед началом анализа В накопителе 11 устанавливается двоичный код числа 2 †посредством устан)овки (2п+1) старших разрядов накопителя 11 в единичное положение, а (т — 3) младших разрядов — в нулевое положение. Счетчик 5 и триггер б находятся в положении, нуля, схема совпадения 4 открыта, а схемы совпадения 7 и 8 закрыты.

Известный цифровой алгоритм определения диспресии центрированных процессов имеет вид

0 = — х„

)г= 1 где xi, — текущая дискрета ординаты х(4) нс следуемого процесса x(t); X — объем выбо)рки.

Учитывая, что появление четных и нечетных дискрет равновероятно, т. е. количество четных х; и нечетных х, дискрет в полной выборке М

Jv одинаково и равно —, то, сгруппировав четные

2 и нечетные дискреты, выражение (1) переписывается и виде

11=- — (Ьх-, + ах., (2) Е 1 где сумма по переменной распространяется на все четные, à 1 — на нечетные дискреты.

Введя Обозначения х,=х+1 выра>кение (2) преобразуется к вид

V,2 V2

D == — Ъ) х, + (x .+ )) =

i J

_#_2 )V, 2 V2 — х,. д (х,— 1) +2 x,—

i 1 1 — 2 1+ 1 = — х+

1 1

Х)2 М2

+Qf,— )) (— = — (4/), ) +

1 i

+ z("-, ) I- —,= — „.

15

25

35 знак (f )) Означяег окружение до меньшего целого с учс им знака. Итак (3) 40

В устройстве реализуется цифровой алго45 )1эитм Вида (3), п зичем принимается I x) (макс =

=2" %=2 ".

Устройство работает следующим образом.

Исследуемый центрированный процесс x(t) в Виде аналогового сигнала подается на клемму 1.

Преобразователь 2 производит время-импульсное преобразование аналогового сигнала

I с представлением ординат х(/) В виде соот.г

Ветствующих пакетов импульсов х),. которое независимо от полярности входного сигнала

ipop»иpуются на информационном выходе 3.

В процессе преобразования ординяты х(4)

Е0 В пакет импульсов х), с выхода 12 преобразователя 2 на первый управляющий вход схемы совпадения 7 подается напряжение кода еди«ицы, если х(4) (О, или напряжение кода

65 нуля, если л (4) ) О. Это напряжение под369573

Эл — 3

" )(2 — з

20! 2

2.и — 3

25 С набсром полнэй ле 11 фиксируется 1

230 держпвается u re tcttttc времени ка>кдого пред ставления пакета импульсов xi, и «III lit acr«It после окончания импульса конца пакета, который формируется на выходе 18 преобразова1 теля 2 через время т= — (где f — частота имf пульсов в пакете) после последнего импульса пакета xi,.

Рассмотрим k-ый цикл работы устройства.

Пусть перед началом k-ro преобразования с ординаты х(4) в накопителе 11 зафиксирован двоичный код разности суммы квадратов дисс крет — за первые (k — 1) преобразований

2 и числа 2 " —, т. е. двоичный код разности

В счетчике 5 зафиксирован код нуля, триггер б находится в положении нуля.

В процессе k-го преобразования ординаты х(4) каждый нечетный импульс пакета x;„ пройдя через схему совпадения 4, поступает на счетный вход счетчика 5 и на единичныи вход триггера б. При этом каждый раз производится вычитание единицы из содержимого счетчика 5 и уста нонка единицы триггера б, в результате чего схема совпадения 4 закрывается, а схема совпадения 8 открывается.

1(аяды11 четный импульс пакета производит перенос инверсного кода из счетчика 5 в накопитель 11 с посылкой единицы на вход его младшего разряда, а также установку триггера б в положение нуля, в результате чего схема совпадения 8 закрывается, а схема совпадения 4 открывается.

Если преобразован,1ая эрд11ната х(4) представилась четным числом импульсов xi„то триггер б будет находиться в положении нуля.

При этом на втэром управля1ощем входе схемы совпадения 7 напряжение кода единицы отсутствует, и последняя закрыта, независимо эг того, было ли х(4) )0 илн х(4) (О, поэт«му импульс конца пачки х1„сформированный на выходе 18 преобразователя 2, не пройдет на выход схемы совпадения 7. На выход последней импульс не поступит и в случае. когда х(4) (О и х1, четно. В случае же, когда х(4) (О и х1, нечетно, импульс конца пакета, пройдя через схемы совпадения 7 и сборки 10, произведет перепись инверсного кода числа из счетчика 5 в накопитель 11 с заносом единицы в первый разряд накопителя. Импульс конца пачки, пройдя через схему сборки 9, произведет установку триггера б в положение нуля, а через элемент задержки 14 — сброс счетчика 5. Ввиду того, что последн ий собран по схе»е Бь1чп Ганl!11, 11мпу1ь«сброса tie вызывает последовательного переноса единицы из предыдущего разряда (если указанный разряд находился в единичном положении) в последующий, поэтому для сброса последнего достаточно одного «короткого» импульса.

Спустя время Зт после окончания представления пакета х1, независимо от его четн ост11 и знака соответствующей ему эрдинаты х(4) все переходные процессы в счетчике 5 и в накопителе 11 завершаются, и возможна подача команды на очередное (1+1)-ое преобразование ордннаты х(4,1). С завершением переходных процессов после k-го преобразования в накопи1еле 11 фиксируется двоичный код числа выборки V =2" в накопитедвоичный ко 1 числа причем в старших 2" разрядах находится целая часть числа и, = — Ъ |()) — —,, >=I а в (m — 2) младших разрядах — дробная часть указанного числа.

40 ITpouecc квадрирования дискрет — ил2 ) люстрируется примерами

Если xi,,=8 и х(4) (О, тогда первый, тр«тий, пятый и седьмой импульсы пакета уста45 навливаюг в счетчике 5 соответственно коды

1...111, 1....110, 1....101, 1....100, а второй, четвертый, шестой н восьмой импульсы производят последовательный занос кодов 0...0001, 0...0011, 0...0101, 0...0111 в накопитель, т. е. в накопитель посылается число 0...010000== I I - 1

Е лн xi;=9 н х(4) (О, то девятый нмпул. с устанавливает в счетчике 5 код 1...1011, а импульс конца пачки производит дополнительный занос кода 0...01001 в накопитель.

Рассмотрим на конкретном примере прэцесс вычисления днспрессии.

Пусть N = 2" = 8, 1х„,„, I = 2" = 16, дискреты х1, исследуемого процесса x(t) соответственно равны — 4, 11, 6, — 1, — 13, — 16, 5, 12, причем х = О. Разрядность счетчика 5

65 выбираем нз условия R — — ii — 1, а накопителя 369573 тат суммы

+ 4+36 = 192

О!О 11! !ll +

0ll 000 000

Изд Я !582

Заказ 22!3 !

ЦНИИПИ

По;пи((по::

Тираж 647

Типографа(7, пр. С((птио((а, 2!

1 — II8 ы)7овв5! Ко=2)7+))7 --2, огд н

) -!и (iнза57, что ))7 = — 3, 71 17 = -1, пэ.(н((I, что R, = 3, R„= 9. Старшие 2п = 8 разрядов накопителя соответствуют целой части результата, а младший m — 2 = 1 разряд— дробной части. При начальной установке в каждый из старших 2п+ 1 = 9 разрядов накопителя заносится код единицы, а в младшие т — 3 = 0 разрядов — код нуля. Таким образом, в накопителе фиксируется кол

111111111. Каждое из дискрет !х),I в виде пакета импульсов подается на вход дискриминатора четности, а знак ординаты х(4) на первый управляющий вход схемы совпадения 7. В результате восьми последовательных операций квадрирования чисел

2 накопитель 11 последовательно принимает х), !2 и складывает числа — причем резуль2

8 — г - — 4 + 2о + 9+ 1 + 49 + 64 + складывается с содер>ких(ым накопителя, T. c.

lll !!! ill

01! 000 000 в результате чего в восьми старших разрядах последнего фиксируется код целой часгн вычисленной дисперсии, а в младшем разряде — код дробной части. Таким ооразом, 1I3IcO(IHTc. 7C (!5пкснр) TC5! I:IC, IO 0", == 96, ITO C(5OTBO тп, Е ИС! ИНПО (! 5 !5ЕЗ 5 ЛЬТЯ !"1, . (По — (16 + 121 + 36 + 1 + 169 — 256 +25+

+ 144): — 96.

Пред.,(ет изо орете II и 51

1О

Цифровое устройство для определения ли персии ординат случайных процессов, состоя. шее из пребразователя аналог — код, выч.(тающего счетчика и накопителя, от.)7(ча)ощееся тем, что, с целью упрошения устройства и расширения динамического диапазона частот анализируемых сигналов, оно содержит три! гер, схемы; свпаде:(ия н сборк;7, причем информационный выход преобразователя через первую схему совпадения, управляющим входом подключенной к единичному выхолу триггера, связан с вычитающим входом счетчика и входом установки единицы триггера, а через вторую схему совпадения, управляющим входом полк(поченную к нулевому выходу триггера и к управляющему входутретьей схемы совпадения, через первую н вторую схемы сборки соответственно — с шиной опроса инверсного кода счетчика и с вхолом первого разряда накопителя, а также с входом установки нуля триггера знаковый выход преобразователя подключен ко второму управляюгцему входу третьей схемы совпаления, импульсный вход которой связан со входом элемента задержки, вторым входом схемы сборки и выходом признака конца преобразования преобразователя аналог — ко,(, а выход элемента задер)ккп связан с шиной сброса счетчика, причем поразрядные выходы пос)(ед((его, начиная с млалшего разр-.! связаны соотве гственно со вхолами пако- итсля.