Делитель частоты19

с .,» .:!; тt: .:,,д.р,.т з ".-., д

Союз Соеетских

Социалистических

Республик

К ПАТЕНТУ

М. Кл. Ii 03k 21,!6

Заявлено 11.XI.1969 (№ 1374711/26-9) Приоритст 11.XI.1968, ¹ 16822/28 Швейцария

Комитет по делам изобретений и открытий .при Совете Министрое

СССР

К 681 325 58(088 8) Опубликовано 13.XII.!972. Бюллетень № 2 за 1973.

Дата опуоликования описания 13.11.1973, втор и и 30(>p(те111 >!

1 1íîñòðàïåö

Андре Витто (ILIl3(. 10ãà ðèÿ) 1!нос. p;llill38 фирма

«Сантр Электроник Орложе СА» (Швейцария) Заявитель

ДЕЛИТЕЛЬ !АС101 bl

Зависимьш от патента №

Предлагаемое изобретение относится к области радиотехники.

Известны делители частоты, содержащие логическую схему на трех парах полевых транзисторов.

Однако известные делители имеют недостаточную надежность работы.

С целью повышения надежности работы в предлагаемом делителе истоки одного полевого транзистора первой пары и одного палевого транзистора второй пары соединены со стоком одно;-о полевого транзистора третьей пары, истоки других полевых транзисторов первой и второй пар соединены со стоком другого полевого транзистора третьей пары, истоки полевых транзисторов третьей пары подключены к отрицательному полюсу источника напря>кения, а две выходные клеммы схемы соединены соответственно со стоками полевых транзисторов первой и второй пар и с положительным полюсом источника напряжения через резисторы; кроме того, две выходные клеммы схемы соединены с положительным полюсом источника напряжения через полевые транзисторы такого же типа, что и полевые транзисторы всех трех пар, все четыре истока полевых транзисторов первой и второй пар соединены со стоками полевых транзисторов третьей пары. о

Иа фиг. 1 дано предлагаемое устройство с использованием МОП-транзисторов; на фиг. 2 †вариа устройства по фиг. 1; на фиг. 3 †вариа устройства по фиг. 2; на

5 фиг. 4 †устройст с использованием МОПтранзисторов с противоположной проводимостью; на фиг. 5 — устройство, содержащее две логические схемы; на фиг. 6 — таблица переходов; на фиг. 7 — логические значения сиг10 íà IQB, соответствуютцие таблице переходов.

Предлагаемый делитель частоты (фиг. 1) содержит МОП-транзисторы 1 — 8 типа и, работаюшие в режиме обогащения, н резисторы

9 — 12 нагрузки. !каждый из этих МОП-транзи15 сторов содержит сток l8, управляющий электрод /4, и исток 15.

Стоки МОП-транзисторов l и 5 соединены с резисторами 9 и 11 нагрузки и управляющим электродом МОП-транзисторов 2 и 8, стоки

20 МОП-транзисторов 2 и 3, 6 и 7 — с резисторами 10 и 12 нагрузки и с управляющими электродами МОП-транзисторов 1 и 5, Стоки

МОП-транзисторов 4 и 8 соединены с истоками МОП-транзисторов 2 и 6 (8 и 7). Истоки S МОП-транзисторов 1, 4, 5 и 6 соединены с отрицательным за>кимом 16 источника напряжения (на чертеже не показан); истоки МОПтранзисторов 2 и 6 — со стоком МОП-транзистора 4 и истоки МОП-транзисторов 8 и 7—

30 со стоком МОП-транзистора 8. Управляющие

362550

З0

45

50 сигналы 1, 1 соответственно подаются на управляющие электроды МОП-транзисторов 8, 7 н 4. Сигналы А, В, А, В возникают на зажимах резисторов нагрузки 10, 12, 9 и 11 соответственно, противоположных резисторам, соединенным с положительным зажимом 17 источника напряжения.

Истоки МОП-транзисторов 2, 8, б и 7 (фпг. 2) соединены со стоками МОП-транзисторов 4 и 8, при этом онп соединены между собой, т. е. схема на фиг, 1 дублирует схему на фиг. 2, причем состояния «0» и «1» и операции «И» и «ИЛИ» переключаются.

Резисторы нагрузки 9 — 12 могут быть заменены МОП-транзисторами, и схема, показанная на фиг. 2, принимает вид схемы, показанной на фиг. 3, где все четыре резистора нагрузки 9 — 12 заменены МОП-транзисторами

18 — 21, все стоки которых соединены с положительным зажимом 17 источника напряжения, а все управляющие электроды соединены с управляющим зажимом 22. При соединении последнего с источником коротких положительных импульсов схема работает в режиме

«импульсной мощности», что значительно уменьшает средний потребляемый ток: МОПтранзисторы 18 — 21 проводят ток лишь в период коротких импульсов и запираются в интервалы между импульсами, причем состояние схемы поддерживается тогда «паразитными» емкостями.

Применение МОП-транзисторов облегчает выполнение схемы в форме интегральных структур. При использовании МОП-транзисторов с противоположной проводимость о (фиг. 4) ограничивается потребление тока, необходимого для заряда «паразитных» емкостей во время перехода (потребление тока пропорционально рабочей частоте), Устройство содержит восемь МОП-транзисторов типа и и восемь МОП-транзисторов типа р, Интегральная схема (фиг. 5) содержит подложку, образующую область типа и, находящуюся над средней линией, и область типа р, находящуюся под этой линией; каскад двоичных усилителей, из которых представлен только один; выходы А, А одной из схем соединены со входами I>, 1 последующей схемы каскада.

Схема, удовлетворяющая системе логических уравнении А=В1 +А1 и В=В1 +А1, где I> и I — входные виличины, А и  — выходные величины, позволяет делить на два частоту входных сигналов I< и 1 при 1 — — 1, и допуская, что lq получено путем инверсии 10 получаем таблицу переходов (фиг. 6). Стрелки указывают различные управления, Величины, обуславливающие переход, не изменяют состояние во время этого перехода, Частота изменения каждой из вели пш А и В равна половине частоты If u IQ (фиг. 7). Переход, обрамленный пунктиром, запрещен, так как он имеет место на величине, управляющей последующим состоянием, следовательно, необходимо предотвратить его до момента, в который I принимает значение 1, вводя элемент задержки. Логические значения принимаются различными сигналами в период времени перехода (фиг. 7), где R — задержка, à Tl— запрещенный переход. В том случае, когда 1> запаздывает относительно I, запрещены переходы А и В.

Предмет изобретения

1. Делитель частоты, содержащий логическую схему на трех парах полевых транзисторов, отличающийся тем, что, с целью повышения надежности работы, истоки одного полевого транзистора первой пары и одного полевого транзистора второй пары соединены со стоком одного полевого транзистора третьей пары, истоки других полевых транзисторов первой и второй пар соединены со стоком другого полевого транзистора третьей пары, истоки полевых транзисторов третьей пары подключены к отрицательному полюсу источника напряжения, а две выходные клеммы схемы соединены соответственно со стоками полевых транзисторов первой и второй пар и с положительным полюсом источника напряжения через резисторы.

2. Делитель частоты по п. 1, отличающийся тем, что две выходные клеммы схемы соединены с положительным полюсом источника напряжения через полевые транзисторы такого же типа, что и полевые транзисторы всех трех па р.

3. Делитель частоты по п. 1, отличающийся тем, что все четыре истока полевых транзисторов первой и второй пар соединены со стоками полевых транзисторов третьей пары.