Однотактный динамический инвертор на моп- транзисторахвсесоюзная?"1-!й?г •*•.tin»!?л-'юяу"н^с.ир> &пис~"?на•—" - -^ •„.«^-«м—-^

 

337943

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

K АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

Заявлено 09.Х.1970 (№ 1481661/26-9) с присоединением заявки ¹

Приоритет

Опубликовано 05.1т.1972. Бюллетень № 15

Дата опубликования описания 5. т/11.1972

М. Кл. Н 03k 19/08

Коиитет пе делом изооретений и открытий при Совете Министров

ССОР

УДК 621.314.572(088.8) Авторы изобретения

Э. Р. Караханян, В, Д. Скороходов и Б. М. Хотянов

Заявитель

ОДНОТАКТНЫЙ ДИНАМИЧЕСКИЙ ИНВЕРТОР

НА МОИ-ТРАНЗИСТОРАХ

Из вестные схемы однотактных ди намических инверторов, выполне нньте на МОП-TpBIHзисторах, не облада ют требуемым быстродействием.

Для повышения быстродействия в предлагаемом уст рой ст ве аспо могательный конденсатор включен между шиной тактовых импульсов и точкой сое дине ния стока разделительного транзистора с источ нико м нагрузочного тра нзи стора, сток кото рого через за поми нающптй,конденсатор соединен с общей шиной.

На чертеже приведе на пр и нципи альн ая схема, предлагаемого устройства.

TpaiHçHñòoð 1 является инвертирующим, Вспомогательный KQHglclHсатор 2 и напрузочный тра пан стор 8 —;зле менты, через которые заряясается конденсатор 4. Разделительный транзистор 5 предназначен для уменьшения емкостной связи между входом тактовых импульсов и логическим входом схемы. Запоминающий конденсатор 4 подключен к стоку нагрузочного транзистора 3 и к общей точке схемы.

И нве р сия информации, содержащейся па входе cxBIMbI, осуществляется следующи|м образом.

Предположим, что транзистор I закрыт и на eiIo затворе,отно ситель но общей точки напряже ние равно нулю. Тактовый импульс, поя вляющий ся на входе, открьввает транзисторы 8 и 5, и ко нденсато р 4 заряжается через конденсатор 2 и транзистор 8.

Если тра1нзи стор 1 открыт, то ко нде н сатор

4 зарядиться ве,сможет, так как окажется зашунтированным двумя последовательно соединен ными открытыми тр анзи стор а ми

5и1.

Предмет изобретения

Однотактный динамический HHIB8p Тор на

15 МО П-тра нзи сторах, содержащий последовательно соединенные и н вертирующ ий, р азделитель ный и нагрузочный транзисторы, в спомогательыый и .запоминающий конденсаторы, причем затворы нагрузочного и разделитель20 и ого транзисторов;подключены к ши|не такт оных им пульcolB, а затвор инвертирующего— ко входу и нвертора, отличающийся том, что, с целью повышения бы стродействия, всло мо гательный конденсатор включен между ши25 ной тактовых им пульсов и тсхчкой соединения стока разделительного транзистора с источни ком напрузосного тра нзистора, сток которого через за поминающий конденсатор соединен с общей шиной, 33794i3

Составитель А. Мерман

Техред Л. Куклина

Корректор Т. Китаева

Редактор Т. Иванова

Типография, пр. Сапунова, 2

Заказ 201.3)14 Изд, Ко 853 Тираж 448 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий цри Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4/5

Однотактный динамический инвертор на моп- транзисторахвсесоюзная?1-!й?г •*•.tin»!?л-юяун^с.ир> &пис~?на•— - -^ •„.«^-«м—-^ Однотактный динамический инвертор на моп- транзисторахвсесоюзная?1-!й?г •*•.tin»!?л-юяун^с.ир> &пис~?на•— - -^ •„.«^-«м—-^ 

 

Похожие патенты:

Изобретение относится к электронике и предназначено для использования в логических устройствах на комплементарных МДП транзисторах, его задачей является упрощение логического элемента, решаемой за счет изменения связей истоков первого n-МДП и второго p-МДП транзисторов 3 и 2, позволившего использовать общие p-канальный и n-канальный МДП ключи 5 и 6 для формирования логических состояний функции F по обоим выходам 10 ДИЗЪЮНКЦИЯ F с t (F+t) и 12 ЗАПРЕТ F по t (F)

Изобретение относится к цифровой вычислительной технике и может использоваться в МДП больщих интегральных схемах устройств каскадной логики

Изобретение относится к устройству включения более высоких напряжений на полупроводниковой интегральной схеме с первой последовательной схемой из первого p-канального и первого n-канального транзистора, которая включена между выводом для первого высокого и выводом для первого низкого потенциала, с второй последовательной схемой из второго p-канального и второго n-канального транзистора, которая включена между выводом для первого высокого потенциала и первым входным выводом, причем точка соединения обоих транзисторов первой последовательной схемы соединена с выводом затвора второго p-канального транзистора и образует вывод для выходного сигнала, причем точка соединения транзисторов второй последовательной схемы соединена с выводом затвора первого p-канального транзистора, и причем вывод затвора второго n-канального транзистора образует второй входной вывод

Изобретение относится к области вычислительной техники и может быть использовано в сверхбольших интегральных схемах в качестве элементной базы устройств каскадной логики и конвейерной обработки данных, в частности при реализации арифметических и логических устройств

Изобретение относится к цифровой вычислительной технике и может быть использовано в МДП интегральных схемах в качестве устройства логической обработки многоразрядных двоичных данных

Изобретение относится к вычислительной технике и может быть использовано в МДП интегральных схемах при реализации арифметических и логических каскадных устройств

Изобретение относится к цифровой вычислительной технике и может быть использовано в КМДП интегральных схемах в качестве устройства логической обработки многоразрядных двоичных данных

Изобретение относится к области аналого-цифровой микроэлектроники и может быть использовано в прецизионных измерительных устройствах СВЧ диапазона

Изобретение относится к вычислительной технике
Наверх