Комбинационная логическая схема

 

320053

О П И С А Н И Е

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства №вЂ”

Заявлено 31.ЧИ.1970 (Эй 1471087/26-9) с присоединением заявки ¹â€”

Приоритет

Опубликовано 02.XI.1971. Бюллетень № 33

Дата опубликования описания 4,I.1972

МПК Н 03k 19/00

Комитет по делам изобретений и открытий при Совете Министров

СССР

УДК 681.325.65(088.8) Автор изобретения

В. С. Гальперин

Заявитель

КОМБИНАЦИОННАЯ ЛОГИЧЕСКАЯ СХЕМА

Изобретение относится к вычислительной технике.

В настоящее время передача цифровой информации между логическими вентилями в интегральных схемах на МОП-структурах с использованием четырехтактной логики осуществляется по индивидуальным коммутационным шинам (т. е. по шинам, соединяющим выход логического вентиля, передающего информацию, с входами логических вентилей, на которые эта информация должна передаваться).

Индивидуальные коммутационные шины используются также при передаче цифровой информации между логическими вентилями, находящимися в разных интегральных схемах, т. е. между интегральными схемами.

Однако большое количество коммутационных шин, контактных площадок, сварных соединений, выводов корпуса, используемого для герметизации, увеличивает габариты кристалла интегральной схемы и корпуса, трудоемкость монтажа, а следовательно, и стоимость интегральной схемы.

Для уменьшения числа коммутационных шин между передающими и приемными вентилями предлагаемая схема содержит тактируемые проходные МОП-транзисторы, сток каждого из которых соединен с затвором соответствующего транзистора вентиля приемной группы, истоки проходных транзисторов

2 объединены и подключены к одному концу соединительной шины, второй конец которой подключен к объединенным выходам вентилей передающей группы, а затворы проходных тран5 зисторов соединены с соответствующими шинами тактовых импульсов.

На чертеже представлена схема передачи информации в логических схемах на МОПструктурах между двумя независимыми пара10 ми логических вентилей с использованием четырехтактной логики.

Предположим, что необходимо передать информацию, например логический «0», с выхода инвертирующего логического вентиля 1 на ло15 гический вентиль 2 и логическую «1» с выхода логического вентиля 3 на вентиль 4. В этом случае на вход (затвор транзистора 5) подано напряжение.

При подаче тактового импульса Ф1 на тран20 зистор б последний открывается и заряжается емкость С, образуемая диффузионными областями транзисторов и коммутационной шиной 7.

После окончания тактового импульса Ф ем25 кость C) продолжает сохранять свой заряд ввиду малых токов утечки в МОП-схемах.

С приходом тактового импульса Фз открывается транзистор 8 и проходной транзистор 9, а так как открыт и транзистор 5, то емкость С

30 разряжается через транзисторы 8 и 5. Если ем320053

3 кость С, образуемая емкостью стока транзистора 9 и емкостью затвора транзистора 10, была заряжена (что зависит от предыдущего состояния схемы), то и она разряжается через транзистор 9. После окончания тактового импульса Ф на вход логической схемы 2 (емкость С> остается в разряженном состоянии) будет передан логический «0».

При поступлении третьего тактового импульса Фз начинается передача информации, например логической «1», с выхода логического вентиля 8 на вход вентиля 4. При этом открывается транзистор 11. Емкость С заряжается через транзистор 11, а после окончания тактового импульса Фз открываются транзисторы

12 — 15. Так как на вход транзистора 1б подано низкое напряжение (что соответствует логической «1» на входе вентиля 8), то транзистор 1б закрыт, и емкость С не разряжается.

Емкость Сз, образованная емкостью стока транзистора 18 и емкостью затвора транзистора 17, заряжается (если при предыдущем состоянии схемы она была разряжена) через транзистор И.

Емкости С> и Сз«Сь так как длина коммутационной шины 7 на много больше расстояния между проходными транзисторами и транзисторами логических схем. После окончания тактового импульса Ф транзисторы 12 и И закрываются, и емкость С> продолжает оставаться в заряженном состоянии, что соответствует логической «1» на входе вентиля 4. Через транзисторы 14 и 15 при тактовом импульсе Ф4 заряжается емкость последующих каскадов логических схем. С приходом тактового импульса Ф открываются транзисторы 18 и

19, и информация, сохраняемая емкостями С> и Сз, передается к последующим каскадам логических схем.

При передаче информации по общей коммутационной шине между двумя парами логических вентилей без использования проходных транзисторов потребовалось бы шесть тактовых импульсов. Например, вентиль 1 тактируется импульсами Ф> и Ф, вентиль 2 — импульсами Ф и Фр, вентиль8 — импульсами Ф4 и Фг„ вентиль 4 — импульсами Ф и Ф6. Таким образом, использование тактируемых проходных

10 транзисторов позволяет уменьшить необходимое число тактовых импульсов.

Предлагаемая схема может быть использована при большом числе вентилей, соединенных общей коммутационной шиной. Например, 15 при передаче информации по общей коммутационной шине с трех логических вентилей на три логических вентиля требуется шесть тактовых импульсов (при использовании проходных транзисторов).

Предмет изобретен и я

Комбинационная логическая схема в интегральном исполнении на МОП-транзисторах с

25 использованием многотактной логики, содержащая группу передающих и группу приемных вентилей, отличающаяся тем, что, с целью уменьшения числа коммутационных шин между передающими и приемными вентилями, QHQ

30 содержит тактируемые проходные МОПтранзисторы, сток каждого из которых соединен с затвором соответствующего транзистора вентиля приемной группы, истоки проходных транзисторов объединены и подключены к од35 ному концу соединительной шины, второй конец которой подключен к объединенным выходам вентилей передающей группы, а затворы проходных транзисторов соединены с соответствующими шинами тактовых импульсов.

320053

Редактор Т. Иванова

Заказ 3642/15 Изд. № 1540 Тираж 473 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, K-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2

1 !

1! !

Составитель В. Валвженич

Техрсд Л. Евдонов

Корректоры: A. Николаева и Л. Корогод

Комбинационная логическая схема Комбинационная логическая схема Комбинационная логическая схема 

 

Похожие патенты:

Изобретение относится к электронике и предназначено для использования в логических устройствах на комплементарных МДП транзисторах, его задачей является упрощение логического элемента, решаемой за счет изменения связей истоков первого n-МДП и второго p-МДП транзисторов 3 и 2, позволившего использовать общие p-канальный и n-канальный МДП ключи 5 и 6 для формирования логических состояний функции F по обоим выходам 10 ДИЗЪЮНКЦИЯ F с t (F+t) и 12 ЗАПРЕТ F по t (F)

Изобретение относится к цифровой вычислительной технике и может использоваться в МДП больщих интегральных схемах устройств каскадной логики

Изобретение относится к устройству включения более высоких напряжений на полупроводниковой интегральной схеме с первой последовательной схемой из первого p-канального и первого n-канального транзистора, которая включена между выводом для первого высокого и выводом для первого низкого потенциала, с второй последовательной схемой из второго p-канального и второго n-канального транзистора, которая включена между выводом для первого высокого потенциала и первым входным выводом, причем точка соединения обоих транзисторов первой последовательной схемы соединена с выводом затвора второго p-канального транзистора и образует вывод для выходного сигнала, причем точка соединения транзисторов второй последовательной схемы соединена с выводом затвора первого p-канального транзистора, и причем вывод затвора второго n-канального транзистора образует второй входной вывод

Изобретение относится к области вычислительной техники и может быть использовано в сверхбольших интегральных схемах в качестве элементной базы устройств каскадной логики и конвейерной обработки данных, в частности при реализации арифметических и логических устройств

Изобретение относится к цифровой вычислительной технике и может быть использовано в МДП интегральных схемах в качестве устройства логической обработки многоразрядных двоичных данных

Изобретение относится к вычислительной технике и может быть использовано в МДП интегральных схемах при реализации арифметических и логических каскадных устройств

Изобретение относится к цифровой вычислительной технике и может быть использовано в КМДП интегральных схемах в качестве устройства логической обработки многоразрядных двоичных данных

Изобретение относится к области аналого-цифровой микроэлектроники и может быть использовано в прецизионных измерительных устройствах СВЧ диапазона

Изобретение относится к вычислительной технике
Наверх