Устройство контроля регистра числа

Союз Советских

Социалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕН И Я

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

За. ис;имое от а вт, свидетельства ¹â€”

Заявлено ОЗХ11.1970 (М 1447052/18-24) М.Кл. 6 06f 11 00 с прнсоединеяием заявки ¹â€” (комитет ло делам тквобретенкй и открмтий

691т Саете Мииистрое

СССР

H ÐHo.ðèòåò—

Опубликовано 26.1.1972. Бюллетень ЛЪ 5

Дата опубликования описания 10.IV.1972

УДК 681.326.74 (088.8) Автор изобретения

В. А. Гуляев

k, Институт кибернетики АН Украинской ССР, Заявитель

УСТРОЙСТВО КОНТРОЛЯ РЕГИСТРА ЧИСЛА

Изобретение относится к области вычислительной техники и предназначено для контроля регистров чисел вычислительных машин.

Известны регистры числа с контрольным устройством по сочетанию узлов контроля по 5 птос1 3 и mod 2.

Предложенное устройство отличается тем, что выходы инверторов нуля, единиц и двоек, соответствующие четному и нечетному числу единиц в парах разрядов регистра числа, со- 10 сдинены со входами схем «И» четности и нечетпости второго каскада соответственно, выходы которых coolâåòñòBåíío соединены через схемы «ИЛИ» четности и нечетности второго каскада с инверторами четности и нечетности это- 15 го же каскада, входы каждой из схем «И» оконечного каскада соединены с выходом одного из инверторов нечетности и двух инверторов четности, соответствующих различным четверкам разрядов регистра числа, выходы схем 20

«И» оконечного каскада соединены со входами схемы «ИЛИ» оконечного каскада, выход которой соединен с единичным входом триггера ошибки, входы узла контроля по mod 3 соединены с выходами инверторов нуля, единиц и 25 двоек первого каскада,. схема коррекции соединена по входам с выходами регистра числа, а по выходу — со входами схем «И» четности и нечетности второго каскада.

Это позволяет упростить схему устройства. З0

На чертеже изображена схема устройства (при разбиении разрядов регистра числа на группы по два разряда).

Устройство содержит контролируемый регистр числа 1, узел контроля 2 по mod 3, узел контроля 8 по mod 2, содержащий, в свою очередь, триггер ошибки 4, схему «ИЛИ» 5 оконечного каскада, схемы «И» 6 оконечного каскада, инверторы 7 и 8 четности и нечетности второго каскада, схемы «ИЛИ» 9 и 10 четности и нечетности второго каскада, схемы «И» 11 и

12 четности и нечетности второго каскада, инверторы 18, 14 и 15 двоек, нуля и единиц соответственно, схемы «НЕ» 16 первого каскада, схемы «ИЛИ» 17 первого каскада, по четыре схемы «И» (18 — 21) первого каскада на каждую пару разрядов 22 регистра. числа, аналогичные схемы 28 первого и второго каскадов для остальных четверок разрядов регистра числа с выходами 24 — 27 инверторов четности и нечетности.

Устройство работает следующим образом.

Схема «И» 18 реализует следующее логическое выражение для получения сигнала остатка по mod 3. равногс единице, А, =а . а, где Qi и а — сигналы с выходов первого и второго разрядов 22 регистра 1. На выходе инвертора двойки 18 вследствие инвертирования

327481 образуется сигнал остатка по mod 3, равный двум, А .

Схема <И» 21 первого каскада реализует логическое выражение для получения остатка по mod 3, равного двум, А " =a a .

На выходе инвертора нуля 13 образуется сигнал остатка по гпод 3, равного единице, А>.

Схемы «И» 19, 20 первого каскада и схема

«ИЛИ» 17 первого каскада реализуют логическое выражение остатка по mod 3, равного

íi .ë þ:

Ap" — — а а aia.

Для получения неинвертированного сигнала после инвертора 1б первого каскада включается инвертор единицы 14.

Выходные сигналы инверторов 13, 14, 15 подаются на входы узла 2 контроля по mod 3, где обычным путем образуется контрольный код по mod 3 от содержимого разрядов 22 регистра числа 1.

Признаком нечетности является наличие сигнала на инверторах двойки 13 или единицы 15 (что соответствует кодам 10 и 01 в паре разрядов регистра числа 1).

Признаком четности является наличие сигнала на инверторе нуля 14, что соответствует кодам 00 и 11 в паре разрядов регистра числа.

Схемы «И» нечетности 12 второго каскада реализуют с помощью схемы «ИЛИ» 10 того же каскада логическое выражение:

Н=АюА V ApAg V Ap Ài V Ap Аь где Ао, А1, А. — сигналы остатков по mod 3 второй пары разрядов регистра числа.

Комбинация выходных сигналов инверторов двойки, единицы и нуля 13, 14, 15, соответствующих двум пар ам (четверке) разрядов

22 регистра числа 1 при четном числе единиц в этик двух парах разрядов регистра числа, подается на входы схем «И» четности 11 второго каскада, которые с помощью схемы «ИЛИ»

9 второго каскада реализуют выражение:

r= ApAp VA>A V А А VAJA v AqA> .

На входы каждой из схем «И» б оконечного каскада подются выходные сигналы одного из инверторов нечетности и двух инверторов четности, которые принадлежат разным четверкам разрядов 22 регистра числа 1. При этом схема «ИЛИ» 5 оконечного каскада реализует следующее логическое выражение:

У = Х7Л .Х> V Х 7Х Х 4 V Х,-,Х Х,ь . где через Х; обозначены сигналы на выходах или элементах с i-м номером.

Если в регистре числа 1 происходит пропадание или ложное появление единицы, то срабатывает одна из схем «И» 11 или 12 (четности или нечетности), и триггер ошибки 4 фиксирует наличие неисправности.

Если в группе разрядов регистра числа 1 col0 держится 3, 4 и т, д. разрядов, то используется схема коррекции, которая реагирует на комбинации сигналов, на которых не выполняется условие четности.

Предмет изобретения

Устройство контроля регистра числа, содержащее узел контроля по mod 3 и узел контроля по mod 2, выполненный на схемах «И», 2р «НЕ», «ИЛИ» и инверторах первого, второго н оконечного каскадов, триггер ошибки и схему коррекции, причем выходы пар разрядов регистра числа соединены со входами схем

«И» первого каскада, выходы двух из этих

25 схем «И» через схему «ИЛИ» соединены со схемой «НЕ» первого каскада, соединенной с инвертором нуля, а выходы двух других схем

<И» первого каскада соединены соответственно с инвертором единиц и инвертором двоек, 30 отлача ощееся тем, что, с целью упрощения схемы, выходы инверторов нуля, единиц и двоек, соответствующие четному и нечетному числу единиц в парах разрядов регистра числа, соединены с входами схем «И» четности и не35 четности второго каскада соответственно, выходы которых соответственно соединены через схемы «ИЛИ» четности и нечетности второго каскада с инверторами четности и нечетности этого же каскада, входы каждой из скем «И»

-0 оконечного каскада соединены с выходом одного из инверторов нечетности и двух инверторов четности, соответствующих различным четверкам разрядов регистра числа, выходы схем

«И» оконечного каскада соединены со входа45 ми схемы «ИЛИ» оконечного каскада, выход которой соединен с единичным входом триггера ошибки, входы узла контроля по mod 3 соединены с выходами инверторов нуля, единиц и двоек первого каскада, схема коррекции со5О единена по входам с выходами регистра числа, а по выходу — со входами схем «И» четности и нечетности второго каскада.

327481

Составитель В. Игнатущенко

Текред 3. Тараненко

Редактор Б. Нанкнна

К грректор Е. Исакова

Областная типография Костромского управления по печати

Заказ 936 Из:i. ¹ 135 Тира;к 448 Подписное

ЦНИИПИ Комитета «о делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4/5