Функциональная структура второго младшего разряда, активизирующая результирующий аргумент (2smin+1)f(2n) "уровня 2" и (1smin+1)f(2n) "уровня 1" сумматора fcd( )ru для аргументов слагаемых ±[1,2nj]f(2n) и ±[1,2mj]f(2n) формата "дополнительный код ru" (варианты русской логики)

Авторы патента:

Петренко Лев Петрович (RU)

G06F7/50 - для сложения; для вычитания (G06F 7/49,G06F 7/544- G06F 7/556 имеют преимущество)

Владельцы патента RU 2484518:

Петренко Лев Петрович (RU)

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических процедур суммирования позиционных аргументов слагаемых. Техническим результатом является повышение быстродействия. В одном из вариантов изобретения сумматор реализован на логических элементах НЕ, ИЛИ, И, И-НЕ, ИЛИ-НЕ. 4 н.п. ф-лы.

Текст описания приведен в факсимильном виде.

1. Функциональная структура второго младшего разряда, активизирующая результирующий аргумент (² S _min+1)f(2ⁿ) «Уровня 2» и (¹ S _min+1)f(2ⁿ) «Уровня 1» сумматора f_CD(Σ)_RU для аргументов слагаемых ^±[^1,2 n _j]f(2ⁿ) и ^±[^1,2 m _j]f(2ⁿ) формата «Дополнительный код RU», включающая логическую функцию f₃( & )-НЕ, а также логические функции f₁(&)-И-НЕ и f₁(}& )-ИЛИ-НЕ, в которых функциональные связи которых являются функциональными связями структуры для приема аргументов слагаемых ¹ n _min+1 и ¹ m _min+1, при этом функциональная выходная связь логической функции f₁(&)-И-НЕ является функциональной входной связью логической функции f₁(&)-И, в которой вторая функциональная входная связь является функциональной выходной связью логической функции f₁( & )-НЕ, а функциональная выходная связь логической функции f₂( & )-НЕ является функциональной входной связью логической функции f₁(&)-И, отличающаяся тем, что в структуру введены дополнительные логические функции f₁(})-ИЛИ, f₂(})-ИЛИ, f₃(})-ИЛИ, f₄(})-ИЛИ, f₅(})-ИЛИ, f₃(&)-И, f₄(&)-И, f₅(&)-И, f₂(&)-И-НЕ, f₃(&)-И-НЕ, при этом функциональные связи логических функций в структуре выполнены в соответствии с математической моделью вида

где - логическая функция f₁(&)-И-НЕ; - логическая функция f₁(&)-И;
- логическая функция f₁(})-ИЛИ; - логическая функция f₁(}& )-ИЛИ-НЕ;

«= & ₁=» - логическая функция f₁( & )-НЕ.
2. Функциональная структура второго младшего разряда, активизирующая результирующий аргумент (² S _min+1)f(2ⁿ) «Уровня 2» и (¹ S _min+1)f(2ⁿ) «Уровня 1» сумматора f_CD(Σ)_RU для аргументов слагаемых ^±[^1,2 n _j]f(2ⁿ) и ^±[^1,2 m _j]f(2ⁿ) формата «Дополнительный код RU», включающая логические функции f₁(&)-И-НЕ и f₁(}& )-ИЛИ-НЕ, в которых функциональные входные связи являются функциональными связями структуры для приема аргументов слагаемых ¹ n _min+1 и ¹ m _min+1, а также включающая логическую функцию f₁( & )-НЕ, f₂( & )-НЕ и f₃( & )-НЕ, отличающаяся тем, что в структуру введены дополнительные логические функции f₁(})-ИЛИ, f₂(})-ИЛИ, f₃(})-ИЛИ, f₄(})-ИЛИ, f₂(&)-И-НЕ, f₃(&)-И-НЕ, f₄(&)-И-НЕ, f₅(&)-И-НЕ, f₆(&)-И-НЕ, f₇(&)-И-НЕ, f₈(&)-И-НЕ, f₉(&)-И-НЕ и f₄( & )-НЕ, при этом функциональные связи логических функций в структуре выполнены в соответствии с математической моделью вида

3. Функциональная структура второго младшего разряда, активизирующая результирующий аргумент (² S _min+1)f(2ⁿ) «Уровня 2» и (¹ S _min+1)f(2ⁿ) «Уровня 1» сумматора f_CD(Σ)_RU для аргументов слагаемых ^±[^1,2 n _j]f(2ⁿ) и ^±[^1,2 m _j]f(2ⁿ) формата «Дополнительный код RU», включающая логические функции f₁( & )-НЕ, f₂( & )-НЕ, f₃( & )-НЕ, f₁(&)-И, f₂(&)-И, f₁(&)-И-НЕ, а также логическую функцию f₁(}& )-ИЛИ-НЕ, в которой функциональные входные связи являются функциональными связями структуры для приема аргументов слагаемых ¹ n _min+1 и ¹ m _min+1, отличающаяся тем, что в структуру введены дополнительные логические функции f₁(})-ИЛИ, f₂(})-ИЛИ, f₃(})-ИЛИ, f₄(})-ИЛИ, f₅(})-ИЛИ, f₆(})-ИЛИ, f₂(}& )-ИЛИ-НЕ, f₃(}& )-ИЛИ-НЕ и f₄(}& )-ИЛИ-НЕ, при этом функциональные связи логических функций в структуре выполнены в соответствии с математической моделью вида

4. Функциональная структура второго младшего разряда, активизирующая результирующий аргумент (² S _min+1)f(2ⁿ) «Уровня 2» и (¹ S _min+1)f(2ⁿ) «Уровня 1» сумматора f_CD(Σ)_RU для аргументов слагаемых ^±[^1,2 n _j]f(2ⁿ) и ^±[^1,2 m _j]f(2ⁿ) формата «Дополнительный код RU», включающая логические функции f₁( & )-НЕ, f₂( & )-НЕ, f₁(&)-И, f₂(&)-И, а также логическую функцию f₁(}& )-ИЛИ-НЕ, в которой функциональные входные связи являются функциональными связями структуры для приема аргументов слагаемых ¹ n _min+1 и ¹ m _min+1, отличающаяся тем, что в структуру введена дополнительная логическая функция f₁(})-ИЛИ, f₂(})-ИЛИ, f₂(}& )-ИЛИ-НЕ, f₃(}& )-ИЛИ-НЕ, f₄(}& )-ИЛИ-НЕ, f₅(}& )-ИЛИ-НЕ, f₆(}& )-ИЛИ-НЕ, f₇(}& )-ИЛИ-НЕ, f₈(}& )-ИЛИ-НЕ, f₉(}& )-ИЛИ-НЕ, при этом функциональные связи логических функций в структуре выполнены в соответствии с математической моделью вида

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых [ni]f(2n) и [mi ]f(2n) с применением арифметических аксиом троичной системы счисления f(+1,0,-1).

Функциональная вторая входная структура условно разряда "j" сумматора fcd( )ru с максимально минимизированным технологическим циклом t для аргументов слагаемых ±[1,2nj]f(2n) и ±[1,2mj]f(2n) формата "дополнительный код ru" с формированием промежуточной суммы ±[1,2sj]1 d1/dn второго слагаемого в том же формате (варианты русской логики) // 2480816

Функциональная первая входная структура условно "j" разряда сумматора fcd( )ru с максимально минимизированным технологическим циклом t для аргументов слагаемых ±[1,2nj]f(2n) и ±[1,2mj]f(2n) формата "дополнительный код ru" с формированием промежуточной суммы (2sj)1 d1/dn "уровня 2" и (1sj)1 d1/dn "уровня 1" первого слагаемого в том же формате (варианты русской логики) // 2480815

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических процедур суммирования.

Функциональная выходная структура условно разряда "j" сумматора fcd( )ru с максимально минимизированным технологическим циклом t для промежуточных аргументов слагаемых (2sj)2 d1/dn "уровня 2" и (1sj)2 d1/dn "уровня 1" второго слагаемого и промежуточных аргументов (2sj)1 d1/dn "уровня 2" и (1sj)1 d1/dn "уровня 1" первого слагаемого формата "дополнительный код ru" с формированием результирующих аргументов суммы (2sj)f(2n) "уровня 2" и (1sj)f(2n) "уровня 1" в том же формате (варианты русской логики) // 2480814

Функциональная структура сумматора f3( cd)max старших условно "k" разрядов параллельно-последовательного умножителя f ( cd), реализующая процедуру "дешифрирования" аргументов слагаемых [1,2sg h1] и [1,2sg h2] в "дополнительном коде ru" посредством арифметических аксиом троичной системы счисления f(+1,0,-1) и логического дифференцирования d1/dn f1(+ -)d/dn (варианты русской логики) // 2476922

Полный сумматор // 2475811

Изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ. .

Устройство для вычитания // 2463644

Изобретение относится к области вычислительной техники и предназначено для применения в специализированных вычислителях, а также в системах управления и контроля для вычитания чисел в дополнительном коде.

Реконфигурируемый вычислительный конвейер // 2461867

Изобретение относится к техническим средствам информатики и вычислительной техники и может быть использовано в высокоскоростных арифметико-логических устройствах или в качестве самостоятельного вычислительного элемента в гибридных вычислительных системах в качестве ускорителя арифметических вычислений.

Сумматор // 2455680

Изобретение относится к вычислительной технике и может быть использовано при построении надежных, портативных, многоразрядных, быстродействующих сумматоров и АЛУ.

Параллельный сумматор-вычитатель в троичной системе счисления на нейронах // 2453900

Изобретение относится к техническим средствам информатики и вычислительной техники и может быть использовано для синтеза арифметико-логических устройств, для создания быстродействующих и производительных цифровых устройств суммирования вычитания чисел в троичной системе счисления в прямых кодах.

Однородная вычислительная среда для конвейерных вычислений суммы m n-разрядных чисел // 2486576

Изобретение относится к вычислительной технике и предназначено для построения быстродействующих многооперандных параллельно-конвейерных сумматоров для обработки массивов целых положительных чисел

Способ организации вычислений суммы n m-разрядных чисел // 2491612

Изобретение относится к вычислительной технике и предназначено для построения быстродействующих многооперандных параллельно-конвейерных сумматоров, для обработки массивов целых положительных чисел

Накапливающий сумматор по модулю // 2500017

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, а также в устройствах цифровой обработки сигналов и в криптографических приложениях. Техническим результатом является расширение функциональных возможностей за счет введения операции суммирования по модулю. Устройство содержит n-разрядный и (n+1)-разрядный сумматоры, мультиплексор и регистр. 1 ил.

Одноразрядный полный сумматор с многозначным внутренним представлением сигналов // 2504074

Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных цифровых структурах и системах автоматического управления, передачи информации. Технический результат: создание устройства, в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов, определяемое состоянием входных потенциальных двоичных сигналов, что в конечном итоге позволяет повысить быстродействие и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры. Для этого предложен одноразрядный полный сумматор с многозначным внутренним представлением сигналов, который содержит первый, второй и третий входные коммутаторы квантов тока I0 с первым, вторым и третьим токовыми выходами, первый, второй и третий источники входных логических сигналов, управляющие состоянием соответствующих коммутаторов квантов тока I0, первый и второй вспомогательные источники опорного тока, при этом в схему введены первое, второе и третье токовые зеркала, каждое из которых имеет по два инвертирующих идентичных токовых выхода, три дополнительных токовых зеркала. 1 з.п. ф-лы, 13 ил.

Способы выполнения элементарных вычислительных операций (эво) и устройство для его осуществления // 2505850

Изобретение относится к области цифровой вычислительной техники и устройствам цифровой автоматики. Техническим результатом является повышение быстродействия выполнения ЭВО при минимальных затратах оборудования. Устройство содержит в каждом двоичном разряде один RS-триггер, семь логических элементов И, пять элементов ИЛИ, четыре элемента НЕ, информационный вход, первый и второй информационные выходы, шесть входов управления. Способ и устройство для его реализации обеспечивают выполнение таких логических операций, как прием кода в триггеры регистра, инвертирование кода всех триггеров регистра, операция сдвига принятого кода влево, операция сложения по модулю два, логическое сложение двух двоичных кодов, логическое умножение 7. н.п. ф-лы, 1 ил.

Комбинационный сумматор // 2514785

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство арифметической обработки дискретной информации. Техническим результатом является обеспечение формирования двоичного кода суммы двух трехразрядных чисел, задаваемых двоичными сигналами. Устройство содержит восемь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и шесть элементов И. 1 ил., 1 табл.

Функциональная структура сумматора f3 (сигмаcd) условно "g" разряда реализующая процедуру "дешифрирования" агрументов слагаемых [1,2sgh1]f(2a) и [1,2sgh2]f(2n) позиционного формата "дополнительный код ru" посредством арифметических аксиом троичной системы счисления f(+1,0,-1) и двойного логического дифференцирования d1,2/dn-f1,2(+-)d/dn активных аргументов "уровня 2" и удаления активных логических нулей "+1""-1"-"0" в "уровне 1" (варианты русской логики) // 2517245

Группа изобретений относится к вычислительной технике и может быть использована при построении арифметических устройств и выполнения арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых с применением арифметических аксиом троичной системы счисления f(+1,0,-1). Техническим результатом является повышение быстродействия. В одном из вариантов функциональная структура выполнена с использованием логических элементов И, ИЛИ, НЕ. 4 н.п. ф-лы.

Способ формирования логико-динамического процесса преобразования условно минимизированных структур аргументов аналоговых сигналов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min в функциональной структуре сумматора ±f1(σru)min без сквозного переноса f1(±←←) и технологическим циклом ∆tσ → 5∙f(&)-и пять условных логических функций f(&)-и, реализованный с применением процедуры одновременного преобразования аргументов слагаемых посредством арифметических аксиом троичной системы счисления fru(+1,0,-1) и функциональные структуры для его реализации (вариант русской логики) // 2523876

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических процедур суммирования и умножения условно минимизированных аргументов аналоговых сигналов слагаемых. Техническим результатом является повышение быстродействия. В одном из вариантов функциональная структура реализована на логических элементах И, ИЛИ, ИЛИ-НЕ, И-НЕ. 5 н.п. ф-лы.

Параллельный сумматор-вычитатель на нейронах со сквозным переносом // 2523942

Изобретение относится к средствам информатики и вычислительной техники и может быть использовано для синтеза арифметико-логических устройств, для создания быстродействующих и производительных цифровых устройств суммирования и вычитания чисел в двоичной системе счисления в прямых кодах. Техническим результатом является повышение быстродействия устройства, снижение аппаратных затрат. Устройство содержит блок ввода чисел, блок компарации, блок регистра большего числа, блок суммирования-вычитания, блок регистра меньшего числа, блок регистра результата, блок управления. 12 ил.

Функциональная структура младшего разряда сумматора fcd(σ)ru для аргументов слагаемых ±[1,2nj]f(2n) и ±[1,2mj]f(2n) формата "дополнительный код ru" (варианты русской логики) // 2524562

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических процедур суммирования позиционных аргументов слагаемых ±[1,2 n j]f(2n) и ±[1,2 m j]f(2n). Техническим результатом является уменьшение аппаратурных затрат. В одном из вариантов сумматор реализован с использованием логических элементов, реализующих логические функции НЕ, И-НЕ. 5 н.п. ф-лы.