Функциональная вторая входная структура условно разряда "j" сумматора fcd( )ru с максимально минимизированным технологическим циклом t для аргументов слагаемых ±[1,2nj]f(2n) и ±[1,2mj]f(2n) формата "дополнительный код ru" с формированием промежуточной суммы ±[1,2sj]1 d1/dn второго слагаемого в том же формате (варианты русской логики)

Авторы патента:

Петренко Лев Петрович (UA)

G06F7/50 - для сложения; для вычитания (G06F 7/49,G06F 7/544- G06F 7/556 имеют преимущество)

Владельцы патента RU 2480816:

Петренко Лев Петрович (UA)

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических процедур суммирования позиционных аргументов слагаемых. Техническим результатом является повышение быстродействия процесса преобразования аргументов во входной структуре сумматора. В одном из вариантов изобретения условно «j»-й разряд входной функциональной структуры сумматора реализован с использованием логических элементов И-НЕ, ИЛИ-НЕ, И, ИЛИ, НЕ. 9 н.п. ф-лы, 1 прилож.

Текст описания приведен в факсимильном виде.

1. Функциональная вторая входная структура условно «j» разряда сумматора f_CD(Σ)_RU с максимально минимизированным технологическим циклом ∆t _Σ для аргументов слагаемых ^±[^1,2 n _j]f(2ⁿ) и ^±[^1,2 m _j]f(2ⁿ) формата «Дополнительный код RU» с формированием промежуточной суммы (² S _j)² _d1/dn «Уровня 2» и (¹ S _j)² _d1/dn«Уровня 1» второго слагаемого в том же формате выполнена в виде двух структур логических функций, которые включают логические функции f₁(&)-И-НЕ, f₁(}& )-ИЛИ-НЕ, f₂(&)-И, f₄(&)-И, f₂(})-ИЛИ, f₃(})-ИЛИ и f₄(})-ИЛИ, а также логические функции f₁( & )-НЕ и f₂( & )-НЕ, в которых функциональные выходные связи являются функциональной входной связью логической функции f₂(})-ИЛИ и f₃(})-ИЛИ, при этом функциональные входные связи логической функции f₃(&)-И являются функциональными выходными связями логических функций f₃(})-ИЛИ и f₄(})-ИЛИ соответственно, а функциональные входные связи логической функции f₁(&)-И-НЕ являются первой и второй функциональной входной связью структуры для приема аргумента слагаемых ¹ n _j и ¹ m _j «Уровня 1», при этом функциональные выходные связи логических функций f₃(})-ИЛИ и f₄(})-ИЛИ являются функциональными входными связями логической функции f₃(&)-И, отличающаяся тем, что в структуру условно «j» разряда введены дополнительные логические функции f₁(})-ИЛИ, f₅(})-ИЛИ, f₁(&)-И и f₄(&)-И, при этом функциональные связи логических функций во входной структуре сумматора выполнены в соответствии с математической моделью вида

- логическая функция f₁(&)-И; - логическая функция f₁(})-ИЛИ;
- логическая функция f₁(&)-И-НЕ; - логическая функция f₁(}& )-ИЛИ-НЕ;
«= & ₁=» - логическая функция f₁( & )-НЕ изменения уровня аналогового сигнала входного аргумента.
2. Функциональная вторая входная структура условно «j» разряда сумматора f_CD(Σ)_RU с максимально минимизированным технологическим циклом ∆t _Σ для аргументов слагаемых ^±[^1,2 n _j]f(2ⁿ) и ^±[^1,2 m _j]f(2ⁿ) формата «Дополнительный код RU» с формированием промежуточной суммы (² S _j)² _d1/dn «Уровня 2» и (¹ S _j)² _d1/dn«Уровня 1» второго слагаемого в том же формате выполнена в виде двух структур логических функций, которые включают логические функции f₁(}& )-ИЛИ-НЕ, f₁(&)-И, f₂(&)-И, f₁(})-ИЛИ, f₂(})-ИЛИ, f₃(})-ИЛИ, f₁( & )-НЕ и f₂( & )-НЕ, а также логическую функцию f₁(&)-И-НЕ, в которой функциональные входные связи являются первой и второй функциональной входной связью структуры для приема аргумента слагаемых ¹ n _j и ¹ m _j «Уровня 1», при этом функциональная входная связь логической функции f₁(&)-И являются функциональной выходной связью логической функции f₂(})-ИЛИ, а функциональная входная связь логической функции f₂(&)-И является функциональной выходной связью логической функции f₁( & )-НЕ, отличающаяся тем, что в структуру условно «j» разряда введены дополнительные логические функции f₃(&)-И, f₄(&)-И и f₅(&)-И, а входные преобразованные аргументы ↓(¹ n V² m )_jи ↓(² n V¹ m )_jсформированы посредством функциональных структур вида

при этом функциональные связи логических функций во входной структуре сумматора выполнены в соответствии с математической моделью вида

3. Функциональная вторая входная структура условно «j» разряда сумматора f_CD(Σ)_RU с максимально минимизированным технологическим циклом ∆t _Σ для аргументов слагаемых ^±[^1,2 n _j]f(2ⁿ) и ^±[^1,2 m _j]f(2ⁿ) формата «Дополнительный код RU» с формированием промежуточной суммы (² S _j)² _d1/dn «Уровня 2» и (¹ S _j)² _d1/dn«Уровня 1» второго слагаемого в том же формате выполнена в виде двух структур логических функций, которые включают логические функции f₁(&)-И, f₂(&)-И, f₁(})-ИЛИ, f₂(})-ИЛИ, f₃(})-ИЛИ, f₁( & )-НЕ и f₂( & )-НЕ, а также логическую функцию f₁(&)-И-НЕ, в которой функциональные входные связи являются первой и второй функциональной входной связью структуры для приема аргумента слагаемых ¹ n _j и ¹ m _j «Уровня 1», при этом функциональные входные связи логической функции f₁(&)-И являются функциональными выходными связями логических функций f₁(})-ИЛИ и f₂(})-ИЛИ, отличающаяся тем, что в структуру условно «j» разряда введены дополнительные логические функции f₁(&)-И-НЕ, f₁(&)-И-НЕ, f₁(&)-И-НЕ, f₁(&)-И-НЕ, f₁(&)-И-НЕ и f₁(&)-И-НЕ, при этом функциональные связи логических функций во входной структуре сумматора выполнены в соответствии с математической моделью вида

4. Функциональная вторая входная структура условно «j» разряда сумматора f_CD(Σ)_RU с максимально минимизированным технологическим циклом ∆t _Σ для аргументов слагаемых ^±[^1,2 n _j]f(2ⁿ) и ^±[^1,2 m _j]f(2ⁿ) формата «Дополнительный код RU» с формированием промежуточной суммы (² S _j)² _d1/dn «Уровня 2» и (¹ S _j)² _d1/dn«Уровня 1» второго слагаемого в том же формате выполнена в виде двух структур логических функций, которые включают логические функции f₁(})-ИЛИ, f₂(})-ИЛИ, f₁( & )-НЕ и f₂( & )-НЕ, а также логическую функцию f₂(}& )-ИЛИ-НЕ, в которой функциональные входные связи являются первой и второй функциональной входной связью структуры для приема аргумента слагаемых ² n _j и ² m _j «Уровня 2», отличающаяся тем, что в структуру условно «j» разряда введены дополнительные логические функции f₁(}& )-ИЛИ-НЕ, f₃(}& )-ИЛИ-НЕ, f₄(}& )-ИЛИ-НЕ, f₅(}& )-ИЛИ-НЕ, f₆(}& )-ИЛИ-НЕ, f₇(}& )-ИЛИ-НЕ и f₈(}& )-ИЛИ-НЕ, при этом функциональные связи логических функций во входной структуре сумматора выполнены в соответствии с математической моделью вида

5. Функциональная вторая входная структура условно «j» разряда сумматора f_CD(Σ)_RUс максимально минимизированным технологическим циклом ∆t _Σ для аргументов слагаемых ^±[^1,2 n _j]f(2ⁿ) и ^±[^1,2 m _j]f(2ⁿ) формата «Дополнительный код RU» с формированием промежуточной суммы (² S _j)² _d1/dn «Уровня 2» и (¹ S _j)² _d1/dn«Уровня 1» второго слагаемого в том же формате выполнена в виде двух структур логических функций, которые включают логические функции f₁(}& )-ИЛИ-НЕ, f₁(&)-И, f₂(&)-И, f₁(})-ИЛИ, f₂(})-ИЛИ, f₁( & )-НЕ и f₂( & )-НЕ, отличающаяся тем, что в структуру условно «j» разряда введены дополнительные логические функции f₂(}& )-ИЛИ-НЕ, f₃(}& )-ИЛИ-НЕ, f₄(}& )-ИЛИ-НЕ, f₅(}& )-ИЛИ-НЕ и f₆(}& )-ИЛИ-НЕ, при этом функциональные связи логических функций во входной структуре сумматора выполнены в соответствии с математической моделью вида

6. Функциональная вторая входная структура условно «j» разряда сумматора f_CD(Σ)_RU с максимально минимизированным технологическим циклом ∆t _Σ для аргументов слагаемых ^±[^1,2 n _j]f(2ⁿ) и ^±[^1,2 m _j]f(2ⁿ) формата «Дополнительный код RU» с формированием промежуточной суммы (² S _j)² _d1/dn «Уровня 2» и (¹ S _j)² _d1/dn«Уровня 1» второго слагаемого в том же формате выполнена в виде двух структур логических функций, которые включают логические функции f₁(&)-И-НЕ, f₁(}& )-ИЛИ-НЕ, f₂(&)-И, f₃(&)-И, f₂(})-ИЛИ, f₄(})-ИЛИ и f₅(})-ИЛИ, а также логические функции f₁( & )-НЕ и f₂( & )-НЕ, в которых функциональные выходные связи являются функциональной входной связью логической функции f₂(})-ИЛИ и f₅(})-ИЛИ, при этом функциональные входные связи логической функции f₃(&)-И являются функциональными выходными связями логических функций f₄(})-ИЛИ и f₅(})-ИЛИ, отличающаяся тем, что в структуру условно «j» разряда введены дополнительные логические функции f₁(&)-И, f₁(})-ИЛИ и f₃(})-ИЛИ, при этом функциональные связи логических функций во входной структуре сумматора выполнены в соответствии с математической моделью вида

7. Функциональная вторая входная структура условно «j» разряда сумматора f_CD(Σ)_RU с максимально минимизированным технологическим циклом ∆t _Σ для аргументов слагаемых ^±[^1,2 n _j]f(2ⁿ) и ^±[^1,2 m _j]f(2ⁿ) формата «Дополнительный код RU» с формированием промежуточной суммы (² S _j)² _d1/dn «Уровня 2» и (¹ S _j)² _d1/dn«Уровня 1» второго слагаемого в том же формате выполнена в виде двух структур логических функций, которые включают логические функции f₁(}& )-ИЛИ-НЕ, f₁(&)-И, f₂(&)-И, f₁(})-ИЛИ и f₂(})-ИЛИ, а также логическую функцию f₁(&)-И-НЕ, в которой функциональные входные связи являются первой и второй функциональной входной связью структуры для приема аргумента слагаемых ¹ n _j и ¹ m _j «Уровня 1», при этом функциональная входная связь логической функции f₁(&)-И является функциональной выходной связью логической функции f₁(})-ИЛИ, отличающаяся тем, что в структуру условно «j» разряда введены дополнительные логические функции f₃(&)-И, f₄(&)-И, f₂(&)-И-НЕ, f₃(&)-И-НЕ и f₄(&)-И-НЕ, при этом функциональные связи логических функций во входной структуре сумматора выполнены в соответствии с математической моделью вида

8. Функциональная вторая входная структура условно «j» разряда сумматора f_CD(Σ)_RU с максимально минимизированным технологическим циклом ∆t _Σ для аргументов слагаемых ^±[^1,2 n _j]f(2ⁿ) и ^±[^1,2 m _j]f(2ⁿ) формата «Дополнительный код RU» с формированием промежуточной суммы (² S _j)² _d1/dn «Уровня 2» и (¹ S _j)² _d1/dn«Уровня 1» второго слагаемого в том же формате выполнена в виде двух структур логических функций, которые включают логические функции f₁(&)-И, f₂(&)-И, и f₂(})-ИЛИ, а также логическую функцию f₁(&)-И-НЕ, в которой функциональные входные связи являются первой и второй функциональной входной связью структуры для приема аргумента слагаемых ² n _j и ² m _j «Уровня 2», при этом функциональная входная связь логической функции f₁(&)-И является функциональной выходной связью логической функции f₁(})-ИЛИ, отличающаяся тем, что в структуру условно «j» разряда введены дополнительные логические функции f₂(&)-И-НЕ, f₃(&)-И-НЕ, f₄(&)-И-НЕ, f₅(&)-И-НЕ, f₆(&)-И-НЕ, f₇(&)-И-НЕ и f₈(&)-И-НЕ, при этом функциональные связи логических функций во входной структуре сумматора выполнены в соответствии с математической моделью вида

9. Функциональная вторая входная структура условно «j» разряда сумматора f_CD(Σ)_RU с максимально минимизированным технологическим циклом ∆t _Σ для аргументов слагаемых ^±[^1,2 n _j]f(2ⁿ) и ^±[^1,2 m _j]f(2ⁿ) формата «Дополнительный код RU» с формированием промежуточной суммы (² S _j)² _d1/dn «Уровня 2» и (¹ S _j)² _d1/dn«Уровня 1» второго слагаемого в том же формате, выполнена в виде двух структур логических функций, которые включают логические функции f₁(&)-И, f₂(&)-И, f₁(})-ИЛИ, f₂(})-ИЛИ, f₁( & )-НЕ и f₂( & )-НЕ, а также логическую функцию f₂(}& )-ИЛИ-НЕ, в которой функциональные входные связи являются первой и второй функциональной входной связью структуры для приема аргумента слагаемых ² n _j и ² m _j «Уровня 2», отличающаяся тем, что в структуру условно «j» разряда введены дополнительные логические функции f₃(&)-И, f₂(}& )-ИЛИ-НЕ, f₃(}& )-ИЛИ-НЕ, f₄(}& )-ИЛИ-НЕ, f₅(}& )-ИЛИ-НЕ и f₆(}& )-ИЛИ-НЕ, при этом функциональные связи логических функций во входной структуре сумматора выполнены в соответствии с математической моделью вида

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических процедур суммирования.

Функциональная выходная структура условно разряда "j" сумматора fcd( )ru с максимально минимизированным технологическим циклом t для промежуточных аргументов слагаемых (2sj)2 d1/dn "уровня 2" и (1sj)2 d1/dn "уровня 1" второго слагаемого и промежуточных аргументов (2sj)1 d1/dn "уровня 2" и (1sj)1 d1/dn "уровня 1" первого слагаемого формата "дополнительный код ru" с формированием результирующих аргументов суммы (2sj)f(2n) "уровня 2" и (1sj)f(2n) "уровня 1" в том же формате (варианты русской логики) // 2480814

Функциональная структура сумматора f3( cd)max старших условно "k" разрядов параллельно-последовательного умножителя f ( cd), реализующая процедуру "дешифрирования" аргументов слагаемых [1,2sg h1] и [1,2sg h2] в "дополнительном коде ru" посредством арифметических аксиом троичной системы счисления f(+1,0,-1) и логического дифференцирования d1/dn f1(+ -)d/dn (варианты русской логики) // 2476922

Полный сумматор // 2475811

Изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ. .

Устройство для вычитания // 2463644

Изобретение относится к области вычислительной техники и предназначено для применения в специализированных вычислителях, а также в системах управления и контроля для вычитания чисел в дополнительном коде.

Реконфигурируемый вычислительный конвейер // 2461867

Изобретение относится к техническим средствам информатики и вычислительной техники и может быть использовано в высокоскоростных арифметико-логических устройствах или в качестве самостоятельного вычислительного элемента в гибридных вычислительных системах в качестве ускорителя арифметических вычислений.

Сумматор // 2455680

Изобретение относится к вычислительной технике и может быть использовано при построении надежных, портативных, многоразрядных, быстродействующих сумматоров и АЛУ.

Параллельный сумматор-вычитатель в троичной системе счисления на нейронах // 2453900

Изобретение относится к техническим средствам информатики и вычислительной техники и может быть использовано для синтеза арифметико-логических устройств, для создания быстродействующих и производительных цифровых устройств суммирования вычитания чисел в троичной системе счисления в прямых кодах.

Устройство для расчета порядковых номеров битов с высоким логическим уровнем в строке данных // 2451987

Изобретение относится к области обработки информации и может быть использовано в вычислительной технике, системах коммуникации и защиты информации от несанкционированного доступа.

Функциональная структура логико-динамического процесса параллельно-последовательной сквозной активизации fi( «+1/-1»)k неактивных аргументов "0" второй промежуточной суммы [s2 i]f(2n) в процедуре суммирования позиционных аргументов слагаемых [ni]f(2n) и [mi]f(2n) (варианты русской логики) // 2450326

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых [ni]f(2n) и [mi ]f(2n) с применением арифметических аксиом троичной системы счисления f(+1,0,-1).

Функциональная структура сумматора f2( cd) условно "k" разряда параллельно-последовательного умножителя f ( cd), реализующая процедуру "дешифрирования" входных структур аргументов слагаемых [1,2sj h1]f(2n) и [1,2sj h2]f(2n) позиционного формата "дополнительный код ru" посредством применения арифметических аксиом троичной системы счисления f(+1,0,-1) и логического дифференцирования d1/dn f1(+ -)d/dn аргументов в объединенной их структуре (вариант русской логики) // 2480817

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых [ni]f(2n) и [mi ]f(2n) с применением арифметических аксиом троичной системы счисления f(+1,0,-1)

Функциональная структура второго младшего разряда, активизирующая результирующий аргумент (2smin+1)f(2n) "уровня 2" и (1smin+1)f(2n) "уровня 1" сумматора fcd( )ru для аргументов слагаемых ±[1,2nj]f(2n) и ±[1,2mj]f(2n) формата "дополнительный код ru" (варианты русской логики) // 2484518

Однородная вычислительная среда для конвейерных вычислений суммы m n-разрядных чисел // 2486576

Изобретение относится к вычислительной технике и предназначено для построения быстродействующих многооперандных параллельно-конвейерных сумматоров для обработки массивов целых положительных чисел

Способ организации вычислений суммы n m-разрядных чисел // 2491612

Изобретение относится к вычислительной технике и предназначено для построения быстродействующих многооперандных параллельно-конвейерных сумматоров, для обработки массивов целых положительных чисел

Накапливающий сумматор по модулю // 2500017

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, а также в устройствах цифровой обработки сигналов и в криптографических приложениях. Техническим результатом является расширение функциональных возможностей за счет введения операции суммирования по модулю. Устройство содержит n-разрядный и (n+1)-разрядный сумматоры, мультиплексор и регистр. 1 ил.

Одноразрядный полный сумматор с многозначным внутренним представлением сигналов // 2504074

Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных цифровых структурах и системах автоматического управления, передачи информации. Технический результат: создание устройства, в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов, определяемое состоянием входных потенциальных двоичных сигналов, что в конечном итоге позволяет повысить быстродействие и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры. Для этого предложен одноразрядный полный сумматор с многозначным внутренним представлением сигналов, который содержит первый, второй и третий входные коммутаторы квантов тока I0 с первым, вторым и третьим токовыми выходами, первый, второй и третий источники входных логических сигналов, управляющие состоянием соответствующих коммутаторов квантов тока I0, первый и второй вспомогательные источники опорного тока, при этом в схему введены первое, второе и третье токовые зеркала, каждое из которых имеет по два инвертирующих идентичных токовых выхода, три дополнительных токовых зеркала. 1 з.п. ф-лы, 13 ил.

Способы выполнения элементарных вычислительных операций (эво) и устройство для его осуществления // 2505850

Изобретение относится к области цифровой вычислительной техники и устройствам цифровой автоматики. Техническим результатом является повышение быстродействия выполнения ЭВО при минимальных затратах оборудования. Устройство содержит в каждом двоичном разряде один RS-триггер, семь логических элементов И, пять элементов ИЛИ, четыре элемента НЕ, информационный вход, первый и второй информационные выходы, шесть входов управления. Способ и устройство для его реализации обеспечивают выполнение таких логических операций, как прием кода в триггеры регистра, инвертирование кода всех триггеров регистра, операция сдвига принятого кода влево, операция сложения по модулю два, логическое сложение двух двоичных кодов, логическое умножение 7. н.п. ф-лы, 1 ил.

Комбинационный сумматор // 2514785

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство арифметической обработки дискретной информации. Техническим результатом является обеспечение формирования двоичного кода суммы двух трехразрядных чисел, задаваемых двоичными сигналами. Устройство содержит восемь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и шесть элементов И. 1 ил., 1 табл.

Функциональная структура сумматора f3 (сигмаcd) условно "g" разряда реализующая процедуру "дешифрирования" агрументов слагаемых [1,2sgh1]f(2a) и [1,2sgh2]f(2n) позиционного формата "дополнительный код ru" посредством арифметических аксиом троичной системы счисления f(+1,0,-1) и двойного логического дифференцирования d1,2/dn-f1,2(+-)d/dn активных аргументов "уровня 2" и удаления активных логических нулей "+1""-1"-"0" в "уровне 1" (варианты русской логики) // 2517245

Группа изобретений относится к вычислительной технике и может быть использована при построении арифметических устройств и выполнения арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых с применением арифметических аксиом троичной системы счисления f(+1,0,-1). Техническим результатом является повышение быстродействия. В одном из вариантов функциональная структура выполнена с использованием логических элементов И, ИЛИ, НЕ. 4 н.п. ф-лы.

Способ формирования логико-динамического процесса преобразования условно минимизированных структур аргументов аналоговых сигналов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min в функциональной структуре сумматора ±f1(σru)min без сквозного переноса f1(±←←) и технологическим циклом ∆tσ → 5∙f(&)-и пять условных логических функций f(&)-и, реализованный с применением процедуры одновременного преобразования аргументов слагаемых посредством арифметических аксиом троичной системы счисления fru(+1,0,-1) и функциональные структуры для его реализации (вариант русской логики) // 2523876

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических процедур суммирования и умножения условно минимизированных аргументов аналоговых сигналов слагаемых. Техническим результатом является повышение быстродействия. В одном из вариантов функциональная структура реализована на логических элементах И, ИЛИ, ИЛИ-НЕ, И-НЕ. 5 н.п. ф-лы.