Функциональная выходная структура условно разряда "j" сумматора fcd( )ru с максимально минимизированным технологическим циклом t для промежуточных аргументов слагаемых (2sj)2 d1/dn "уровня 2" и (1sj)2 d1/dn "уровня 1" второго слагаемого и промежуточных аргументов (2sj)1 d1/dn "уровня 2" и (1sj)1 d1/dn "уровня 1" первого слагаемого формата "дополнительный код ru" с формированием результирующих аргументов суммы (2sj)f(2n) "уровня 2" и (1sj)f(2n) "уровня 1" в том же формате (варианты русской логики)

Авторы патента:

Петренко Лев Петрович (UA)

G06F7/50 - для сложения; для вычитания (G06F 7/49,G06F 7/544- G06F 7/556 имеют преимущество)

Владельцы патента RU 2480814:

Петренко Лев Петрович (UA)

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических процедур суммирования. Техническим результатом является повышение быстродействия процесса преобразования аргументов в выходной структуре сумматора. В одном из вариантов изобретения условно «j» разряд выходной функциональной структуры сумматора реализован с использованием логических элементов И, ИЛИ. 5 н.п. ф-лы.

Текст описания приведен в факсимильном виде.

1. Функциональная выходная структура условно разряда «j» сумматора f_CD(Σ)_RU с максимально минимизированным технологическим циклом ∆t _Σдля промежуточных аргументов слагаемых (² S _j)² _d1/dn «Уровня 2» и (¹ S _j)² _d1/dn«Уровня 1» второго слагаемого и промежуточных аргументов (² S _j)¹ _d1/dn «Уровня 2» и (¹ S _j)¹ _d1/dn«Уровня 1» первого слагаемого формата «Дополнительный код RU» с формированием результирующих аргументов суммы (² S _j)f(2ⁿ) «Уровня 2» и (¹ S _j)f(2ⁿ) «Уровня 1» в том же формате выполнена в виде двух структур логических функций, которые включают логические функции f₁(&)-И, f₃(&)-И и f₃(})-ИЛИ, а также логические функции f₁(})-ИЛИ и f₂(})-ИЛИ, в которых функциональные выходные связи являются функциональной входной связью логической функции f₃(&)-И, отличающаяся тем, что в структуру условно «j» разряда введены дополнительные логические функции f₄(})-ИЛИ, f₅(})-ИЛИ, f₆(})-ИЛИ, f₂(&)-И, f₄(&)-И, f₅(&)-И, f₆(&)-И и f₇(&)-И, при этом функциональные связи логических функций во входной структуре сумматора выполнены в соответствии с математической моделью вида

- логическая функция f₁(&)-И; - логическая функция f₁(})-ИЛИ.
2. Функциональная выходная структура условно разряда «j» сумматора f_CD(Σ)_RU с максимально минимизированным технологическим циклом ∆t _Σдля промежуточных аргументов слагаемых (² S _j)² _d1/dn «Уровня 2» и (¹ S _j)² _d1/dn«Уровня 1» второго слагаемого и промежуточных аргументов (² S _j)¹ _d1/dn «Уровня 2» и (¹ S _j)¹ _d1/dn«Уровня 1» первого слагаемого формата «Дополнительный код RU» с формированием результирующих аргументов суммы (² S _j)f(2ⁿ) «Уровня 2» и (¹ S _j)f(2ⁿ) «Уровня 1» в том же формате выполнена в виде двух структур логических функций, которые включают логические функции f₁(})-ИЛИ, f₂(})-ИЛИ, f₃(})-ИЛИ и f₁(&)-И-НЕ, отличающаяся тем, что в структуру условно «j» разряда введены дополнительные логические функции f₄(})-ИЛИ, f₂(&)-И-НЕ, f₃(&)-И-НЕ, f₄(&)-И-НЕ, f₅(&)-И-НЕ, f₆(&)-И-НЕ, f₇(&)-И-НЕ, f₈(&)-И-НЕ и f₉(&)-И-НЕ, при этом функциональные связи логических функций во входной структуре сумматора выполнены в соответствии с математической моделью вида

где - логическая функция f₁(&)-И-НЕ.
3. Функциональная выходная структура условно разряда «j» сумматора f_CD(Σ)_RU с максимально минимизированным технологическим циклом ∆t _Σдля промежуточных аргументов слагаемых (² S _j)² _d1/dn «Уровня 2» и (¹ S _j)² _d1/dn«Уровня 1» второго слагаемого и промежуточных аргументов (² S _j)¹ _d1/dn «Уровня 2» и (¹ S _j)¹ _d1/dn«Уровня 1» первого слагаемого формата «Дополнительный код RU» с формированием результирующих аргументов суммы (² S _j)f(2ⁿ) «Уровня 2» и (¹ S _j)f(2ⁿ) «Уровня 1» в том же формате выполнена в виде двух структур логических функций, которые включают логическую функцию f₂(&)-И-НЕ, отличающаяся тем, что в структуру условно «j» разряда введены дополнительные логические функции f₁(&)-И-НЕ, f₃(&)-И-НЕ, f₄(&)-И-НЕ, f₅(&)-И-НЕ, f₆(&)-И-НЕ, f₇(&)-И-НЕ, f₈(&)-И-НЕ, f₉(&)-И-НЕ, f₁₀(&)-И-НЕ, f₁₁(&)-И-НЕ, f₁₂(&)-И-НЕ и f₁₃(&)-И-НЕ, при этом функциональные связи логических функций во входной структуре сумматора выполнены в соответствии с математической моделью вида

4. Функциональная выходная структура условно разряда «j» сумматора f_CD(Σ)_RU с максимально минимизированным технологическим циклом ∆t _Σдля промежуточных аргументов слагаемых (² S _j)² _d1/dn «Уровня 2» и (¹ S _j)² _d1/dn«Уровня 1» второго слагаемого и промежуточных аргументов (² S _j)¹ _d1/dn «Уровня 2» и (¹ S _j)¹ _d1/dn«Уровня 1» первого слагаемого формата «Дополнительный код RU» с формированием результирующих аргументов суммы (² S _j)f(2ⁿ) «Уровня 2» и (¹ S _j)f(2ⁿ) «Уровня 1» в том же формате выполнена в виде двух структур логических функций, которые включают логические функции f₁(})-ИЛИ, f₂(})-ИЛИ и f₂(}& )-ИЛИ-НЕ, в которой функциональные входные связи является первой и второй функциональной входной связью структуры для приема входного аргумента (¹ S _j)² _d1/dn «Уровня 1» второго слагаемого и входного аргумента (¹ S _j)¹ _d1/dn «Уровня 1» первого слагаемого, отличающаяся тем, что в структуру условно «j» разряда введены дополнительные логические f₁(}& )-ИЛИ-НЕ, f₃(}& )-ИЛИ-НЕ, f₄(}& )-ИЛИ-НЕ, f₅(}& )-ИЛИ-НЕ, f₆(}& )-ИЛИ-НЕ, f₇(}& )-ИЛИ-НЕ, f₈(}& )-ИЛИ-НЕ, f₉(}& )-ИЛИ-НЕ, f₁₀(}& )-ИЛИ-НЕ и f₁₁(}& )-ИЛИ-НЕ, при этом функциональные связи логических функций во входной структуре сумматора выполнены в соответствии с математической моделью вида

где - логическая функция f₁(}& )-ИЛИ-НЕ.
5. Функциональная выходная структура условно разряда «j» сумматора f_CD(Σ)_RU с максимально минимизированным технологическим циклом ∆t _Σдля промежуточных аргументов слагаемых (² S _j)² _d1/dn «Уровня 2» и (¹ S _j)² _d1/dn«Уровня 1» второго слагаемого и промежуточных аргументов (² S _j)¹ _d1/dn «Уровня 2» и (¹ S _j)¹ _d1/dn«Уровня 1» первого слагаемого формата «Дополнительный код RU» с формированием результирующих аргументов суммы (² S _j)f(2ⁿ) «Уровня 2» и (¹ S _j)f(2ⁿ) «Уровня 1» в том же формате выполнена в виде двух структур логических функций, которые включают логические функции f₁(})-ИЛИ, f₂(})-ИЛИ f₁(&)-И, f₇(&)-И, а также логическую функцию f₄(&)-И-НЕ, в которой функциональная выходная связь является функциональной входной связью логической функции f₇(&)-И, а функциональные входные связи являются первой и второй функциональной связью структуры для приема входного аргумента (¹ S _j)² _d1/dn «Уровня 1» второго слагаемого и входного аргумента (¹ S _j)¹ _d1/dn «Уровня 1» первого слагаемого, отличающаяся тем, что в структуру условно «j» разряда введены дополнительные логические функции f₁(&)-И-НЕ, f₂(&)-И-НЕ, f₃(&)-И-НЕ, f₂(&)-И, f₃(&)-И, f₄(&)-И, f₅(&)-И и f₆(&)-И, при этом функциональные связи логических функций во входной структуре сумматора выполнены в соответствии с математической моделью вида

Полный сумматор // 2475811

Изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ. .

Устройство для вычитания // 2463644

Изобретение относится к области вычислительной техники и предназначено для применения в специализированных вычислителях, а также в системах управления и контроля для вычитания чисел в дополнительном коде.

Реконфигурируемый вычислительный конвейер // 2461867

Изобретение относится к техническим средствам информатики и вычислительной техники и может быть использовано в высокоскоростных арифметико-логических устройствах или в качестве самостоятельного вычислительного элемента в гибридных вычислительных системах в качестве ускорителя арифметических вычислений.

Сумматор // 2455680

Изобретение относится к вычислительной технике и может быть использовано при построении надежных, портативных, многоразрядных, быстродействующих сумматоров и АЛУ.

Параллельный сумматор-вычитатель в троичной системе счисления на нейронах // 2453900

Изобретение относится к техническим средствам информатики и вычислительной техники и может быть использовано для синтеза арифметико-логических устройств, для создания быстродействующих и производительных цифровых устройств суммирования вычитания чисел в троичной системе счисления в прямых кодах.

Устройство для расчета порядковых номеров битов с высоким логическим уровнем в строке данных // 2451987

Изобретение относится к области обработки информации и может быть использовано в вычислительной технике, системах коммуникации и защиты информации от несанкционированного доступа.

Функциональная структура логико-динамического процесса параллельно-последовательной сквозной активизации fi( «+1/-1»)k неактивных аргументов "0" второй промежуточной суммы [s2 i]f(2n) в процедуре суммирования позиционных аргументов слагаемых [ni]f(2n) и [mi]f(2n) (варианты русской логики) // 2450326

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых [ni]f(2n) и [mi ]f(2n) с применением арифметических аксиом троичной системы счисления f(+1,0,-1).

Функциональная структура логико-динамического процесса последовательной сквозной активизации неактивных аргументов "0" второй промежуточной суммы +[s2 i]f(&)-и в сумматоре f( ) при преобразовании позиционных аргументов слагаемых [ni]f(2n) и [mi]f(2n) (варианты) // 2450325

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических процедур суммирования позиционных аргументов [ni]f(2n) и [mi]f(2n ).

Одноразрядный двоичный сумматор // 2450324

Функциональная первая входная структура условно "j" разряда сумматора fcd( )ru с максимально минимизированным технологическим циклом t для аргументов слагаемых ±[1,2nj]f(2n) и ±[1,2mj]f(2n) формата "дополнительный код ru" с формированием промежуточной суммы (2sj)1 d1/dn "уровня 2" и (1sj)1 d1/dn "уровня 1" первого слагаемого в том же формате (варианты русской логики) // 2480815

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических процедур суммирования

Функциональная вторая входная структура условно разряда "j" сумматора fcd( )ru с максимально минимизированным технологическим циклом t для аргументов слагаемых ±[1,2nj]f(2n) и ±[1,2mj]f(2n) формата "дополнительный код ru" с формированием промежуточной суммы ±[1,2sj]1 d1/dn второго слагаемого в том же формате (варианты русской логики) // 2480816

Функциональная структура сумматора f2( cd) условно "k" разряда параллельно-последовательного умножителя f ( cd), реализующая процедуру "дешифрирования" входных структур аргументов слагаемых [1,2sj h1]f(2n) и [1,2sj h2]f(2n) позиционного формата "дополнительный код ru" посредством применения арифметических аксиом троичной системы счисления f(+1,0,-1) и логического дифференцирования d1/dn f1(+ -)d/dn аргументов в объединенной их структуре (вариант русской логики) // 2480817

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых [ni]f(2n) и [mi ]f(2n) с применением арифметических аксиом троичной системы счисления f(+1,0,-1)

Функциональная структура второго младшего разряда, активизирующая результирующий аргумент (2smin+1)f(2n) "уровня 2" и (1smin+1)f(2n) "уровня 1" сумматора fcd( )ru для аргументов слагаемых ±[1,2nj]f(2n) и ±[1,2mj]f(2n) формата "дополнительный код ru" (варианты русской логики) // 2484518

Однородная вычислительная среда для конвейерных вычислений суммы m n-разрядных чисел // 2486576

Изобретение относится к вычислительной технике и предназначено для построения быстродействующих многооперандных параллельно-конвейерных сумматоров для обработки массивов целых положительных чисел

Способ организации вычислений суммы n m-разрядных чисел // 2491612

Изобретение относится к вычислительной технике и предназначено для построения быстродействующих многооперандных параллельно-конвейерных сумматоров, для обработки массивов целых положительных чисел

Накапливающий сумматор по модулю // 2500017

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, а также в устройствах цифровой обработки сигналов и в криптографических приложениях. Техническим результатом является расширение функциональных возможностей за счет введения операции суммирования по модулю. Устройство содержит n-разрядный и (n+1)-разрядный сумматоры, мультиплексор и регистр. 1 ил.

Одноразрядный полный сумматор с многозначным внутренним представлением сигналов // 2504074

Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных цифровых структурах и системах автоматического управления, передачи информации. Технический результат: создание устройства, в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов, определяемое состоянием входных потенциальных двоичных сигналов, что в конечном итоге позволяет повысить быстродействие и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры. Для этого предложен одноразрядный полный сумматор с многозначным внутренним представлением сигналов, который содержит первый, второй и третий входные коммутаторы квантов тока I0 с первым, вторым и третьим токовыми выходами, первый, второй и третий источники входных логических сигналов, управляющие состоянием соответствующих коммутаторов квантов тока I0, первый и второй вспомогательные источники опорного тока, при этом в схему введены первое, второе и третье токовые зеркала, каждое из которых имеет по два инвертирующих идентичных токовых выхода, три дополнительных токовых зеркала. 1 з.п. ф-лы, 13 ил.

Способы выполнения элементарных вычислительных операций (эво) и устройство для его осуществления // 2505850

Изобретение относится к области цифровой вычислительной техники и устройствам цифровой автоматики. Техническим результатом является повышение быстродействия выполнения ЭВО при минимальных затратах оборудования. Устройство содержит в каждом двоичном разряде один RS-триггер, семь логических элементов И, пять элементов ИЛИ, четыре элемента НЕ, информационный вход, первый и второй информационные выходы, шесть входов управления. Способ и устройство для его реализации обеспечивают выполнение таких логических операций, как прием кода в триггеры регистра, инвертирование кода всех триггеров регистра, операция сдвига принятого кода влево, операция сложения по модулю два, логическое сложение двух двоичных кодов, логическое умножение 7. н.п. ф-лы, 1 ил.

Комбинационный сумматор // 2514785

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство арифметической обработки дискретной информации. Техническим результатом является обеспечение формирования двоичного кода суммы двух трехразрядных чисел, задаваемых двоичными сигналами. Устройство содержит восемь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и шесть элементов И. 1 ил., 1 табл.