Функциональная структура сумматора f3( cd)max старших условно "k" разрядов параллельно-последовательного умножителя f ( cd), реализующая процедуру "дешифрирования" аргументов слагаемых [1,2sg h1] и [1,2sg h2] в "дополнительном коде ru" посредством арифметических аксиом троичной системы счисления f(+1,0,-1) и логического дифференцирования d1/dn f1(+ -)d/dn (варианты русской логики)

Авторы патента:

Петренко Лев Петрович (UA)

G06F7/505 - Способы и устройства для обработки данных с воздействием на порядок их расположения или на содержание обрабатываемых данных (логические схемы H03K 19/00)

Владельцы патента RU 2476922:

Петренко Лев Петрович (UA)

Изобретения относятся к вычислительной технике и могут быть использованы при реализации арифметических устройств параллельно-последовательного умножителя. Техническим результатом является повышение быстродействия. В одном из вариантов функциональная структура реализована с использованием логических элементов И, ИЛИ. 2 н.п. ф-лы.

Текст описания приведен в факсимильном виде.

1. Функциональная структура сумматора f₃(Σ_CD)^max старших условно «k» разрядов параллельно-последовательного умножителя f_Σ(Σ_CD), реализующая процедуру «дешифрирования» аргументов слагаемых [^1,2S_g ^h1] и [^1,2S_g ^h2] в «Дополнительном коде RU» посредством арифметических аксиом троичной системы счисления f(+1,0,-1) и логического дифференцирования d₁/dn → f₁(⁺←↓_-)_d/dn, выполненная в виде последовательных старшего разряда «k_min+4» с формированием результирующего аргумента (¹S_k ^h1)_max+4 «Уровня 1», средних разрядов «k_min+2,3» с формированием результирующего аргумента ((¹S_k ^h1)_max+2и (¹S_k ^h1)_max+3) → (¹S_k ^h1)_max+2,3 «Уровня 1» и двух младших разрядов «k_min+1» и «k_min→1» с формированием результирующего аргумента (¹S_k ^h1)_max+1 и (¹S_k ^h1)_max→1 «Уровня 1» соответственно, которые включают логическую функцию f₁(})-ИЛИ, f₃(})-ИЛИ, f₅(})-ИЛИ и f₂(&)-И, f₈(&)-И, f₁₄(&)-И, и логическую функцию f₁(&)-И и f₉(&)-И, в которой функциональная входная связь является функциональной входной связью функциональной структуры для приема аргумента ^max(¹S_k ^h1) «Уровня 1» структуры аргументов слагаемых [¹S_g ^h1] и логическую функцию f₁₅(&)-И, в которой функциональная входная связь является функциональной входной связью функциональной структуры для приема аргумента ^max(²S_k ^h1) «Уровня 1» структуры аргументов слагаемых [²S_g ^h1], отличающаяся тем, что функциональные структуры средних разрядов «k_min+2,3» выполнены с формированием дополнительного результирующего аргумента (²S_k ^h1)_max+2,3 «Уровня 2» и в них введены дополнительные логические функции f₃(&)-И и f₄(&)-И, при этом функциональные связи логических функций выполнены в соответствии с математической моделью вида

где ¹(²S_k ^h1)_max+1↑, ¹(¹S_k ^h1)_max+1↑, ²(¹S_k ^h1)_max+1↑ и ³(¹S_k ^h1)_max+1↑ - преобразованные аргументы без изменения уровня аналогового сигнала, которые являются входными аргументами функциональной структуры второго младшего «k_min+1» разряда, которая также выполнена с формированием дополнительного результирующего аргумента (²S_k ^h1)_max+1 «Уровня 2» и в нее введены дополнительные логические функции f₅(&)-И, f₆(&)-И, f₇(&)-И и f₂(})-ИЛИ, при этом функциональные связи логических функций выполнены в соответствии с математической моделью

а функциональная структура первого младшего «k_min→1» разряда также выполнена с формированием дополнительного результирующего аргумента (²S_k ^h1)_max→1 «Уровня 2» и в нее введены дополнительные логические функции f₁₀(&)-И, f₁₁(&)-И, f₁₂(&)-И, f₁₃(&)-И и f₄(})-ИЛИ, при этом функциональные связи логических функций выполнены в соответствии с математической моделью вида

- логическая функция f₁(&)-И; - логическая функция f₁(})-ИЛИ.

2. Функциональная структура сумматора f_Σ(Σ_CD)^max старших условно «k» разрядов параллельно-последовательного умножителя f_Σ(Σ_CD), реализующая процедуру «дешифрирования» аргументов слагаемых [^1,2S_g ^h1] и [^1,2S_g ^h2] в «Дополнительном коде RU» посредством арифметических аксиом троичной системы счисления f(+1,0,-1) и логического дифференцирования d₁/dn → f₁(⁺←↓_-)_d/dn, выполненная в виде последовательных разрядов старшего разряда «k_min+4» с формированием результирующего аргумента (¹S_k ^h1)_max+4 «Уровня 1», функциональных структур средних разрядов «k_min+2,3» с формированием результирующего аргумента ((¹S_k ^h1)_max+2и (¹S_k ^h1)_max+3) → (¹S_k ^h1)_max+2,3 «Уровня 1» и двух младших разрядов «k_min+1» и «k_min→1» с формированием результирующего аргумента (¹S_k ^h1)_max+1 и (¹S_k ^h1)_max→1 «Уровня 1» и двух младших разрядов «k_min+1» и «k_min→1» с формированием результирующего аргумента (¹S_k ^h1)_max+1 и (¹S_k ^h1)_max→1 «Уровня 1» соответственно, отличающаяся тем, что функциональные структуры средних разрядов «k_min+2,3» выполнены с формированием дополнительного результирующего аргумента (²S_k ^h1)_max+2,3 «Уровня 2» и в них введены дополнительные логические функции f₁(}&)-ИЛИ-НЕ, f₁(&)-И-НЕ, f₂(&)-И-НЕ, f₃(&)-И-НЕ и f₄(&)-И-НЕ, при этом функциональные связи логических функций выполнены в соответствии с математической моделью вида

где ¹(¹S_k ^h1)_max+1↑, ²(¹S_k ^h1)_max+1↑ и ³(¹S_k ^h1)_max+1↑ - преобразованные аргументы с измененным уровнем аналогового сигнала, которые являются входными аргументами функциональной структуры второго младшего «k_min+1» разряда, которая также выполнена с формированием дополнительного результирующего аргумента (²S_k ^h1)_max+1 «Уровня 2» и в нее введены дополнительные логические функции f₅(&)-И-НЕ, f₆(&)-И-НЕ, f₇(&)-И-НЕ, f₈(&)-И-НЕ, f₉(&)-И-НЕ, f₁₀(&)-И-НЕ, f₁₁(&)-И-НЕ и f₁₂(&)-И-НЕ, при этом функциональные связи логических функций выполнены в соответствии с математической моделью вида

а функциональная структура первого младшего «k_min→1» разряда также выполнена с формированием дополнительного результирующего аргумента (²S_k ^h1)_max→1 «Уровня 2» и в нее введены дополнительные логические функции f₁₃(&)-И-НЕ, f₁₄(&)-И-НЕ, f₁₅(&)-И-НЕ, f₁₆(&)-И-НЕ, f₁₇(&)-И-НЕ, f₁₈(&)-И-НЕ, f₁₉(&)-И-НЕ и f₂₀(&)-И-НЕ, при этом функциональные связи логических функций выполнены в соответствии с математической моделью вида

- логическая функция f₁(}&)-ИЛИ-НЕ; - логическая функция f₁(&)-И-НЕ.

Изобретение относится к вычислительной технике и предназначено для построения однородных вычислительных сред, выполняющих функцию суммирования m n-разрядных операндов путем подсчета единичных бит в разрядных срезах операндов.

Логический преобразователь // 2475814

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др. .

Способ логико-динамического процесса формирования информационных аналоговых сигналов частичных произведений аргументов сомножителей ±[ni] и ±[mj] - "дополнительный код" усеченной пирамидальной структуры умножителя f ( ) для последующего накапливающего суммирования в сумматоре ±f1( ) и функциональная структура для его реализации (варианты русской логики) // 2475813

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических операций умножения аргументов сомножителей.

Высокопараллельный спецпроцессор для решения задачи о выполнимости булевых формул // 2474871

Изобретение относится к вычислительной технике, в частности к специализированным процессорам с высокой степенью параллелизма. .

Способ нахождения максимальных повторяющихся участков последовательности символов конечного алфавита и способ вычисления вспомогательного массива // 2473960

Изобретение относится к компьютерной обработке цифровых данных, точнее к способам сжатия массивов цифровой информации путем нахождения совпадающих фрагментов последовательности данных.

Способ формирования аргументов аналоговых сигналов частичных произведений [ni]&[mj]f(h) cd аргументов сомножителей ±[mj]f(2n) и ±[ni]f(2n) - "дополнительный код" в пирамидальном умножителе f ( cd ) для последующего логического дешифрирования f1(cd ) и формирования результирующей суммы в формате ±[s ]f(2n) - "дополнительный код" и функциональная структура для его реализации (варианты русской логики) // 2473955

Способ коллективных коммуникаций через выделенный ящик электронной почты инициатора // 2473953

Изобретение относится к области информационных технологий, в частности к обработке сообщений электронной почты, и может быть использовано для организации коммуникаций между различными лицами.

Логический модуль // 2472209

Устройство позиционирования мобильных агрегатов при возделывании агрокультур // 2471338

Изобретение относится к сельскому хозяйству, в частности к технологиям и автоматизированным устройствам регулирования технологических процессов производства агропродукции в растениеводстве.

Реализуемый компьютером способ кодирования числовых данных и способ кодирования структур данных для передачи в телекоммуникационной системе, основанной на вышеуказанном способе кодирования числовых данных // 2470348

Изобретение относится к кодированию числовых данных и передачи структур данных в телекоммуникационной системе, основанной на IP-протоколе. .

Функциональная структура сумматора f2( cd) условно "k" разряда параллельно-последовательного умножителя f ( cd), реализующая процедуру "дешифрирования" входных структур аргументов слагаемых [1,2sj h1]f(2n) и [1,2sj h2]f(2n) позиционного формата "дополнительный код ru" посредством применения арифметических аксиом троичной системы счисления f(+1,0,-1) и логического дифференцирования d1/dn f1(+ -)d/dn аргументов в объединенной их структуре (вариант русской логики) // 2480817

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых [ni]f(2n) и [mi ]f(2n) с применением арифметических аксиом троичной системы счисления f(+1,0,-1)

Способ формирования аргументов аналоговых сигналов частичных произведений [ni]&[mj]f(h) cd аргументов множимого ±[mj]f(2n) и аргументов множителя ±[ni]f(2n) - "дополнительный код" в пирамидальном умножителе f ( cd ) для последующего логического дешифрирования f1(cd ) и формирования результирующей суммы ±[s ]f(2n) - "дополнительный код" (варианты русской логики) // 2481614

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметической операции умножения аргументов множимого ±[mj]f(2n) и аргументов множителя ±[ni]f(2n) - «Дополнительный код»

Самопроверяемый специализированный вычислитель систем булевых функций // 2485575

Изобретение относится к вычислительной технике и может быть использовано для достоверной параллельной реализации систем булевых функций в средствах криптографической защиты информации, искусственного интеллекта, системах автоматизированного проектирования интегральных схем

Способы и системы для реализации приближенного сравнения строк в базе данных // 2487394

Изобретение относится к прогнозируемым торговым системам, более конкретно к способам и системам для приближенного сравнения строк в базе данных с добавляемой записью в базу данных, находящуюся в сети обслуживания банковских карт

Система и способ адаптивной приоритизации объектов антивирусной проверки // 2491611

Изобретение относится к системам и способам расчета и назначения приоритета антивирусной проверки различных объектов

Логический процессор // 2491613

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления

Способ обработки информации и вычисления кувыркова (варианты) и устройство "генерализатор" для осуществления способа // 2494445

Изобретения относятся к области информатики и вычислительной техники и могут быть использованы в различных технологиях, требующих обработки сигналов, например в технологиях обработки и преобразования информационных сообщений. Техническим результатом является повышение быстродействия обработки сигналов при сохранении достоверности результатов обработки. В одном из вариантов способ содержит параллельно-последовательную обработку сигнала в блоке триггеров входного регистра; матричном устройстве; блоке логических элементов, преимущественно логических элементов «И»; блоке триггеров выходного регистра. При этом обработку сигнала в матричном устройстве выполняют в соответствии с геометрической моделью обработки сигнала, представляющей собой совокупность графов, образующей, по меньшей мере, один прямоугольный треугольник, который разделяют на три части линиями, исходящими из вершин углов треугольника. 5 н. и 24 з.п. ф-лы, 3 ил., 3 табл.

Устройство декодирования совместно хранимых границ при интервальных вычислениях // 2497179

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах для осуществления вычислений в формате с плавающей запятой. Техническим результатом является увеличение точности запоминаемых результатов интервальных вычислений в формате с плавающей запятой при сохранении суммарной разрядности кода верхней и нижней границ арифметического интервала. Устройство содержит шифратор, блок дешифраторов, ПЗУ, сдвигатели, вычитатели, мультиплексоры, сумматор, сумматоры по модулю два, инвертор, элементы И, ИЛИ. 5 ил.

Устройство совместного кодирования границ при интервальных вычислениях // 2497180

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах для осуществления вычислений в формате с плавающей запятой. Техническим результатом является увеличение точности запоминаемых результатов интервальных вычислений в формате с плавающей запятой, при сохранении суммарной разрядности кода верхней и нижней границ арифметического интервала. Устройство содержит триггеры, регистры, ПЗУ, вычитатели, сумматоры, мультиплексоры, сдвигатели, блоки сравнения, сумматоры по модулю два, элементы И, ИЛИ, приоритетный шифратор. 5 ил.

Логический модуль // 2497181

Изобретение предназначено для реализации симметричных логических функций и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является обеспечение реализации любой из трех простых симметричных булевых функций, зависящих от трех аргументов - входных двоичных сигналов, либо сложения по модулю 2 тех же трех аргументов. Логический модуль содержит шесть замыкающих и шесть размыкающих ключей. 1 ил.