Комбинационный двоичный сумматор

ОП ИСА НИ Е

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Свввтскиа

Социалистическиа

Республик

Зависимое от авт. свидетельства №, 14

Заявлено 19.!Ч.1965 (№ 1003355/26-24) с присоединением заявки №

Приоритет

Опубликовано 13.VII I.1966. Бюллетень № 17

Дата опубликования описания 13.Х.1966

06f

Комитет по делам изобретений и открытий при Совете Министров

СССР

1.142.07(088.8) Авторы изобретения

О. А. Элизбарашвили, М. И. Бродзели, А. А. Мучиаури, Л. С. Шаповалова и Г. И, Джорджишвили

Институт кибернетики AH ГрузССР

Заявитель

КОМБИНАЦИОННЫЙ ДВОИЧНЫЙ СУММАТОР

Известны параллельные комбинационные двоичные сумматоры с параллельным переносом. Основу их составляют одноразрядные полусумматоры на два входа (число сумматоров определяется разрядностью слагаемых).

В состав таких сумматоров входят элементы конъюнкции, дизъюнкции и инверторы.

Предложенный сумматор выполнен на элементах «ЗАПРЕТ» и дизъюнкции, реализованных на оптоэлектронных приборах, и отличается от известных тем, что в нем выходы триггера каждого разряда одного регистра соединены с запретными входами двух элементов «ЗАПРЕТ», а противоположные выходы триггера каждого разряда другого регистра — с соответствующими «мечеными» входами этих же элементов, образующих совместно со схемой «ИЛИ», ко входам которой подключены выходы упомянутых элементов, схему «равнозначности», имеющую два выхода, один из которых является выходом схемы

«ИЛИ», а другой выходом элемента «ЗАПРЕТ», «меченый» вход которого соединен с прямым выходом триггера одного из регистров. Это позволяет повысить быстродействие сумматора и упростить устройство, уменьшить количество его оборудования, На чертеже приведена принципиальная схема сумматора с параллельным переносом.

Сумматор содержит триггеры 1 регистра первого слагаемого, триггеры 2 регистра второго слагаемого, элементы 8, 4, 7, 10, 11 «ЗАfIPET», схемы 5, 8, 12, 18 «ИЛИ».

В схему входят два регистра, один из которых состоит из триггеров 1, а другой из триггеров 2. Нулевой выход триггера 1 соединен с запретным входом элемента 8 «ЗАПРЕТ», а единичный выход того же триггера соединен с запретным входом элемента 4

«ЗАПРЕТ», Нулевой выход триггера 2 второго слагаемого соединен с «меченым» входом схемы 4 «3AIIPET», а единичный — с «меченым» входом элемента 8 «ЗАПРЕТ».

Выходы элементов 8 и 4 «ЗАПРЕТ» соединены со входом элемента 5 «ИЛИ», они образуют схему 6 «равнозначности»; схема «равнозначности» имеет два выхода, один из которых является вь|ходом схемы 5 «ИЛИ», другой — выходом элемента 8 «ЗАПРЕТ» переноса.

Выход схемы 5 «ИЛИ» соединен с запретным входом элемен1а 7 «ЗАПРЕТ», который образует вместе со схемой 8 «ИЛИ» линию

25 параллельного переноса, представляющую собой последовательно соединенные элементы

7 «ЗАПРЕТ» и схемы 8 «ИЛИ».

«Меченый» вход элемента 7 «ЗАПРЕТ» линии параллельного переноса подключен к вы30 ходу схемы 8 «ИЛИ» младшего разряда.

185573

На другой вход схемы 8 «ИЛИ» линии nal аллельного переноса подается сигнал с выхода элемента 8 «ЗАПРЕТ» переноса схемы 6

«равнозначности».

Окончательная сумма формируется при помощи схемы 9 окончательной суммы, которая состоит из двух элементов 10, 11 «ЗАПРЕТ» и схемы 12 «ИЛИ».

На «меченый» вход элемента 10 подводится сигнал с выхода схемы 8 «ИЛИ» младшего разряда — линии параллельного переноса, на запретный вход того же элемента выход элемента 7 «ЗАПРЕТ» данного разряда линии параллельного переноса. На запретный вход элемента 11 «ЗАПРЕТ» подводится выход схемы 8 «ИЛИ» данного разряда линии параллельного переноса; на «меченый» вход того же элемента — выход схемы 18

«ИЛИ», входы которой соединены с единичными выходами триггеров 1 и 2 регистров.

Выходы элементов 10 и 11 «ЗАПРЕТ» соединены со входами схемы 12 «ИЛИ», выход которой дает окончательную сумму в данном разряде.

Устройство работает следующим образом.

Оба двоичных числа в обратном коде записываются одновременно во все разряды двух регистров.

На первом этапе после приема чисел в триггерах 1 и 2 формируются сигналы g,, р, и z где g"; — выход схемы 6 «равнозначно. сти», получаемый с выхода элемента 5

«ИЛИ»; р, — другой выход схемы 6 «равнозначности», получаемый с элемента 8 «ЗАПРЕТ» «переноса».

g, = b,. Ь аро,. Ь a,. = ррах,. Ь а,.;

Сигналы g,. и р,. поступают соответственно на входы элемента 7 «ЗАПРЕТ» и элемента 8

«ИЛИ», в результате чего происходит управление линией параллельного переноса.

На втором этапе заканчивается распространение сигнала переноса по линии параллельного переноса, после чего начинается третий этап формирования окончательной суммы схемой 9 окончательной суммы.

Линии параллельного переноса управляются следующим образом.

5 При наличии в триггерах 1 и 2 данного разряда регистров комбинации 01 или 10 элемент 7 «ЗАПРЕТ» линии параллельного переноса открыт, так как д,. =О, Сигнал переноса из младшего разряда распространяется в

10 старшие разряды по линии параллельного переноса. Если сигнал переноса приходит из младшего разряда в данный разряд, то он используется для формирования суммы схемой

9 окончательной суммы в данном разряде.

Сигнал переноса будет формироваться в тех разрядах, где встречается комбинация 11, и будет распространяться по линии параллельного переноса до тех пор, пока не встретит комбинации 00 и ll, при этом элемент 7

20 «ЗАПРЕТ» будет закрыт сигналами «равно-. значности» g, =1 схемой 6 «равнозначности».

Сигнал переноса в старший разряд с элемента 8 «ЗАПРЕТ» схемы 6 «равнозначности» поступает через схему 8 «ИЛИ» в линию

25 параллельного переноса.

Предмет изобретения

Комбинационный двоичный сумматор, созО держащий триггерные регистры исходных чисел, цепь параллельного переноса и схемы

«равнозначности», отличающийся тем, что, с целью повышения быстродействия и упрощения устройства, выходы триггера каждого

З5 разряда одного регистра соединены с запретными входами двух элементов «ЗАПРЕТ», а противоположные выходы триггера каждого разряда другого регистра — с соответствующими «мечеными» входами этих же элемен40 тов, образующих совместно со схемой «ИЛИ», ко входам которой подключены выходы упомянутых элементов, схему «равнозначности», имеющую два выхода, один из которых является выходом схемы «ИЛИ», а другой выхо45 дом элемента «ЗАПРЕТ», «меченый» вход которого соединен с прямым выходом триггера одного из регистров.!

85573

Составитель А. Маньков

Редактор Л. М. Жаворонкова Техред Г. Е. Петровская Корректоры: В. Е. Соколова и М. П. Ромашова

Заказ 3015/6 Тираж 1075 Формат бум. 60 901/s Обьем 024 изд. л. Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Центр, пр. Серова, д. 4

Типография, пр. Сапунова, 2