Устройство для подсчета числа двоичных единиц (нулей)

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 6 06 F 7/50 ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К. АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (213 4823245/24 (22} 04.05.90 (46) 23.12.92. Бюл. В 47 (71) Конструкторское бюро злектроприборостроения (72) H.Ï.Ìèojêî и Н.И.Новиков (56) Авторское свидетельство СССР

М 991469. кл. G 06 F 11/08, 1981.

Авторское свидетельство СССР

hL 966700, кл. G 06 F 11/08. 1980. (54) УСТРОЙСТВО ДЛЯ ПОДСЧЕТА ЧИСЛА

ДВОИЧНЫХ ЕДИ НИ Ц (НУЛ Е Й) (54) Изобретение относится к автоматике и

Йючислительной технике и может быть исФ

„„Я3„„1783515 А1 пользовано в устройствах контроля при разработке БИС и СБИС. Цель изобретения— повышение быстродействия и выравнивание времени получения результатов по раЗ- ным модулям. Устройство для подсчета. числа двоичных единиц (нулей) содержйч трехразрядные блоки 1 предварительной обработки результата по модулям два и три, объединенные в группы блоков е-1) уровней, одноразрядный сумматор 3, входную информационную шину 4, входную шину 5 управления и выходную шину 6. соединенные между собой функционально. 2 ил., 1 табл.

1783515

3 . Изобретение относится к автоматике и вйчислительной технике и может быть исйользавайо в устройствах контроля при разработке БИС и СБИС.

Известное устройство для определения количества единиц в двоичном числе;"содержащее дешифратор, элементы И, ИЛИ, неравнозначность.

Недостаткам этого устройства является невозможность определения числа двоичных единиц (нулей) по модулям два и три.

Наиболее близким к предлагаемому изобретению является устройство для подсчета числа двоичных единиц; содержащее группы одно, двухразрядных последовательно соединенных сумматоров, элементы

2И управления в каждой паре и одноразрядный сумматор последней группы, входную и-разрядную шину, разбитую на триады, шину управления и двухразрядную выходную шину. . Недостатками этого устройства является низкое быстродействие за счет последовательного включения сумматоров, которые, как правило, выполняются на последовательно соединенных полусумматьрах, а также разные времена получения результатов по разным модулям за счет по следовательного включения элементов 2И управления в каждой паре сумматоров при вычислении результата по модулю два. .Цель изобретения — повышение быстродействия и выравнивание времени получения результатов по разным модулям.

Поставленная цель достигается тем. что в устройство для подсчета числа двоичных единиц (нулей). содержащее однбразрядный сумматор последнего уровня m, вход-, ную и-разрядную шину, разбитую на триады. шину управления и выходную шину, введены группы трехразрядных блоков. предварительной обработки результатов по модулям два и три (далее блоки) и дешифратор управления, причем каждый блок содержит неполный дешифратор, элементы

ЗИЛИ, 2ИЛИ- НЕ, 4ИЛИ- НЕ, 2И,2-2И-2ИЛИ, три инвариантных информационных входа, два входа управления блоком и два выхода, при этом информационные входы блока яв ляются входами неполного дешифратора, входы элемента ЗИЛИ соединены с четвертым, шестым и седьмым выходами неполного дешифратора. входы элемента 2ИЛИ.-НЕ соединены с первым и восьмым выходами неполйого дешифратора, входы элемента

4ИЛИ-НЕ соединены с первым, шестым и седьмым выходами неполного дешифратора,"входы элемента 2И соединены с выхо-. дом элемента ЗИЛИ и вторым входом . управления блоком, входы элемента 2-2И4

2ИЛИ соответственйо соединены со вторым входом управления блокам, выходом элемента 2ИЛИ-НЕ, первым входом управления блоком, выходом элемента 4ИЛИ-НЕ, 5 .выходы элементов 2Й и 2-2И-2ИЛИ образуют выходную шийу блока, причем. входная . и-разрядная шина, разбитая на триады, яв- ляется одновременна входом устройства и инвариантными входами блоков группы

10 первого уровня. выходы нечетных блоков и первый выход четных блоков этой группы считая справа йалево. соединены.с аналогичными входами блоков группы второго уровня, выходы которых и вторые выходы .

15 четных блоков группы первого уровня соединены с блоками группы третьего уровня, аналогично объединяются выходы пар блоков между собой до группы уровня 1п -2 ° в котором число блоков Km- " "2, выходы не20 четного блока и первый выход четного блока этой группы соединены со входами блока предпоследнего уровня im-, первый выход 1 которого соединен с входом переноса одноразрядного сумматора, а вторые выходы

25 этого блока и четного блока группы уровня соединены с двумя входами операндов одноразрядного сумматора, выходы которого являются выходами устройства, шина уп- . равления устройством соединена со входом

30 дешифратора управления, выходы которого соединены с первыми и вторыми входами управления блоками, На фиг. 1 представлена функциональная схема устройства для подсчета числа

35 двоичных единиц (нулей): на фиг. 2 — функциональная схема блока предварительной обработки результата.

Устройство (см. фиг. 1) содержит трехразрядные блоки 1 предварительной обра40 батки результата по модулям два и три, абьединенные.в группы блоков уровней 11, b....., Ы, дешифратор 2 управления, одноразрядный сумматор 3 последнего уровня

-1„, входную п-разрядную шину 4, входную

45 шину 5 управления и выходную двухразрядную шину 6 устройства. Дешифратор 2 управления предназначен. для формирования сигналов управления мультиплексированием результатов по модулям два и три. Одно-, 50 разрядный сумматор 3 предназначен для формирования конечного результата

В устройстве соединены и-разрядная шина 4 с инвариантными информационными входами (далее по тексту- входы) блоков

1 группы первого уровня, количество которых равно К = и/3, число блоков каждых двух последующих групп относительно нечетной группы равно К = Кн.1 - Ки/2, где Kt-1— количество блоков в группе нечетного уровня. К и К -1 — количество блоков в двух по1783515 следующих группах, все выходы нечетны блоков.и первые выходы четных блоков пер вой группы, считая справа налево, соедине ны со входами блоков второго уровн выходы которых и вторые выходы четнь блоков группы первого уровня соединен со входами блоков 1 третьего уровня, и т.д до группы уровня m-2, число блоков 1 которой равно К®-2 = 2,.выходы нечетног блока и первый выход четного блока это группы соединены со входами блока 1 пред последнего уровня 1П -1, первый выход кот рого соединен с входом перенос одноразрядного сумматора 3, вторые выхо ды блока 1 уровня im-p и четного блока группы уровня 1 -2 соединены со входам операндов сумматора 3, выходы которог являются выходами устройства, шина 5 уп рэвления является входом дешифратора управления, выходь1 которого соединены первыми и вторыми входами управлени блоками 1 всех уровней, Трехразрядные блоки 1 (см, фиг. предварительной обработки результата и модулям двэ и три предназначены для опр деления числа единиц (нулей) втрехрэзряд ных двоичных числах.

Каждый блок 1 содержит преобразов тель двоичного кода в позиционный (непол ный дешифратор 7), элемент ЗИЛИ 8 элемент 2ИЛИ-НЕ 9, элемент 4ИЛИ-НЕ 1 элемент 2И 11, элемент 2-2И-2ИЛИ 12.

Неполный дешифратор 7 блока (cM, фи

2) предназначен дпя идентификации вход ных кодов и формирования их позиционны кодов, Элементы ЗИЛИ 8 и 2ИЛИ-НЕ предназначены для формирования числ двоичных единиц (нулей) по модулю тр

Элемент 10 предназначен для формиров ния числа двоичных единиц (нулей) по мод лю два в соответсвии с таблицей состояни

Элементы 2И 11 и 2-2И-2ИЛИ 12 пред назначены для мультиплексирования р зультатов по модулям двэ и три.

В каждом блоке 1 соединены; информ ционные входы блока с входами неполног дешифратора 7, входы элемента ЗИЛИ соединены с четвертым, шестым и седьмы выходами дешифратора 7, входы элементо

2ИЛИ-НЕ 9 соединены с первым и восьмы выходами дешифратора 7, входы элемент

4ИЛИ-HE 10 соединены с первым, четвер тым, шестым и седьмым выходами дешиф

pampa 7, входы элемента 2И 11 соединен с выходом элемента ЗИЛИ 8 и вторым вхо дом Х2 управления блоком, входы элемент

2-2И-2ИЛИ 12 соединены соответственн со вторым входом Х2 управления, выхода элемента 2ИЛИ-НЕ 9, первым входом Х управления блоком и выходом элемента х 4ИЛИ-НЕ 10, выходы.элементов 11 и 12 являются выходами блока 1.

Устройство работает следующим обрая, зом. Параллельный и-разрядный код двоич х 5 ного числа поступает на входы устройства, ы причем, дпя подсчета числа единиц — в прямом, а для подсчета нулей — в обратном в коде. Поступая на входы устройства, двоичо ное число разбивается на триады и при пой 10 мощи блоков 1 предварительной обработки результата параллельно преобразуется в о- . код числа двоичных единиц по модулям два а либо три, причем принятая троичная система счисления соответствует процессу уплот15 нения единиц в двоичном числе. и При условии подачи на входную шину 5 о . управления низкого потенциала на первом выходе дешифратора 2 управления появит2 ся разрешающий высокий потенциал для с 20 мультиплексирования результатов в кажя дом блоке 1 по модулю два, в противном случае высокий потенциал появится на вто2) ром выходе дешифратора 2 управления, что о будет соответствовать разрешению мультие- 25 плексирования результатов по модулю три, а так как имеющаяся схема не содер>кит элементы памяти, то с каждым изменением а- входной информации наблюдается процесс

"стекэния" результата "сверху вниз" с окон, 30 чательным формированием его на одноразО, рядном сумматоре 3.

Работа блока 1 предварительной обраг, ботки результата (см. фиг. 2). При необходимости подсчета числа двоичных единиц х 35 (нулей) по модулю два на первом входе Х1

9 управления появляется высокий потенциал, а .на втором X2 — низкий, для подсчета по и. модулю три состояние входов управления а- изменится на противоположное, что будет у- 40 соответствовать нужной выборке результая. та мультиплексором, который образуют элементы 2И 11 и 2-2И-2ИЛИ 12, Форе- мировэние числа двоичных единиц (нулей) происходит при помощи а- 45 дешифрации входного числа дешифрэо тором 7 с последующей шифрацией чис8 ла единиц (нулей) на элементах 8 и 9 по м модулю три и на элементе 10 — по модув . лю два. м 50 Таким образом за счет распаралле" а ливания процесса подсчета числа двоичных единиц (нулей) по разным модулям предложенная схема имеет боы лее высокое быстродействие, а зэ счет

- 55 исключения элементов управления из а .тракта вычисления результатов имеем о равные критические цепочки при подм счете числа двоичных единиц (нулей) по

1 модулям два и три, что обеспечивает

1783515 равные времена получения результатов.

Формула изобретения

Устройство для подсчета числа двоичных единиц (нулей). содержащее m линеек, первая из которых содержит К1 n/3 блоков предварительной обработки результатов по модулям два и три, где n — разрядность поступаемой на входы информации, m-1-я линейка содержит один блок предварительной обработки результатов по модулям два и три, а в промежуточных линейках количество блоков предварительной обработки результатов ло модулям два и три составляет Кз-1 = K2I-2 = K21-зп, где i = 2, m-2, выходной одноразрядный сумматор линейки m, выходы которого соединены с выходом устройства, и информационных входов и вход управления, причем п информационных входов устройства соединены с инвариантными входами блоков предварительной обработки результатов по модулям два и три первой линейки устройства, о т л и ч а ю щ ее с я тем, что, с целью повышения быстродействия и выравнивания времени получения результатов по разным модулям, в него введен дешифратор управления,. а блоки предварительной обработки результатов по модулям два и три каждой предыдущей линейки произвольно соединены со свободными инвариантными входами любой из последующих линеек, оставшиеся свободные входы блоков предварительнОй обработки результатов обработки результатов по модулям два и.три соединены с цепью логического нуля, первый выход линейки m1, считая справа налево, соединен с входом переноса выходного одноразрядного сумматора линейки m, первый информационный вход которого соединен со вторым выходом линейки m-1. второй информационный вход выходного одноразрядного сумматора соединен с оставшимся свободным выходом одной из предыдущих линеек, причем каждый блок предварительной обработки результатов по модулям два и три содержит преобразователь двоичного кода в позиционный, первый выход которого соединен с первыми входами первого и второro элементов ИЛИ-НЕ, четвертый выход преобразователя двоичного кода в позиционный соединен с первым входом элемента

ИЛИ и вторым входом второго элемента

ИЛИ-НЕ, шестой выход преобразователя

10 двоичного кода в позиционный обьединен с ля двоичного кода в позиционный соединен

20 со вторым входом первого элемента КЛИН Е, выход второго элемента ИЛИ-НЕ соединен с первым входом элемента 2И-ИЛИ, второй вход которого соединен с первым управляющим входом блока предварительной обработки результатов по модулю два и три, второй управляющий вход которого соединен с первым входом элемента И, второй вход которого соединен с выходом элемента

ИЛИ, выход первого элемента ИЛИ-НЕ соединен с третьим входом элемента 2И-ИЛИ, 30 четвертый вход которого соединен с первым входом элемента И, выход элемента 2ИИЛИ является первым выходом блока предварительной обработки результатов по модулю два и три, вторым выходом которого является выход элемента И, причем первые и вторые управляющие входы всех блоков предварительной обработки результатов по модулю два и три соединены соответственно с первым и вторым выходами дешифратора управления, вход которого соединен с управляющим входом устройства, 35

40 вторым входом элемента ИЛИ и третьим входом второго элемента ИЛИ-НЕ, седьмой

15 выход преобразователя двоичного кода в позиционный соединен с третьим входом элемента ИЛИ и четвертым входом элемента ON-HE. восьмой выход преобразовате1783515

Составитель В.Гусев

Редактор В.Мельникова Техред M.Ìîðãåíòàë

Корректор О.Густи .

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 4516 Тираж : . Подписное

ВНИИПИ Государственного комитета по изобретениям и открйтиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5