Сумматор логарифмических кодов

 

Изобретение относится к вычислительной технике и может быть использовано при построении универсальных и специализированных цифровых вычислительных машин . Цель изобретения - расширение функциональной возможности за счет выполнения операции вычитания. Цель достигается тем, что в устройство, содержащее два мультиплексора 9, 13, два блока 17, 18 памяти, блок 19 сложения, элемент И 31, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 23, блок 8 вычитания, элемент ИЛИ-НЕ 24, блок элементов И-ИЛИ 25, введены блок 16 памяти, элементы И 20, 21, 27, три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 11, 12. элементы ИЛИ 14, 32, элементы НЕ 15, 22, элемент 29 запрета и группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G 06 F 7/49

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИ4ЕТЕЛЬСТВУ 4 (л)

О ( О (21) 4783225/24 (22) 16.01,90 (46) 30.04,92. Бюл. М 16 (71) Таганрогский радиотехнический институт (72) В.Е.Золотовский и Р.А,Коробков(53) 681.325(088. 8)

{56) Авторское свидетельство СССР

М 1043638, кл. G 06 F 7/50, 1981.

Авторское свидетельство СССР

hL 1667053, кл. G 06 F 7/49, l989. (54) СУММАТОР ЛОГАРИФМИЧЕСКИХ КОДОВ (57) Изобретение относится к вычислительной технике и может быть использовано при

». Ж, 1730619 А1 построении универсальных и специализированных цифровых вычислительных машин. Цель изобретения — расширение функциональной возможности эа счет выполнения операции вычитания, Цель достигается тем, что в устройство, содержащее два мультиплексора 9, 13, два блока 17, 18 памяти, блок 19 сложения, элемент И 31, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 23, блок 8 вычитания, элемент ИЛИ-НЕ 24, блок элементов И-ИЛИ 25, введены блок 16 памяти, элементы И 20, 21, 27, три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 11, 12, элементы ИЛИ

14, 32, элементы НЕ 15, 22, элемент 29 запрета и группа элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ 10. 1 ил.

1730619

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах при обработке радиолокационных сигналов, решении задач распознавания и т.д.

Целью изобретения является расширение функциональных возможностей за счет выполнения операции вычитания, На чертеже приведена функциональная схема устройства.

Сумматор содержит вход 1 разряда знака, вход 2 разряда признака и информационный вход 3 разрядов первого операнда сумматора, вход 4 разряда знака, вход 5 разряда признака и информационный вход

6 разрядов второго операнда сумматора, вход 7 кода операции сумматора, блок 8 вычитания, мультиплексор 9, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 11 и 12, мультиплексор 13, элемент ИЛИ 14, элемент НЕ 15, блоки памяти 16, 17 и 18, блок

19 сложения, элементы И 20 и 21, элемент

НЕ 22, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 23, элемент ИЛИ-НЕ 24, блок 25 элементов ИИЛИ, выход 26 результата устройства, элемент И 27, выход 28 признака переполнения сумматора, элемент 29 запрета, выход 30 знака результата сумматора, элемент И 31, элемент ИЛИ 32, выход 33 признака сумматора, Сумматор логарифмических кодов предназначен для алгебраического сложения-вычитания двух чисел с произвольными знаками, представленными в логарифмических кодах. Логарифмический код некоторого числа а1. есть X1 = log2la1I, Так как О

= la1l< 1, то О > Х1 — log2n, где n — разрядность числа а1, Логарифмический код Х1 имеет следующий формат:

sign Z К1К2, где в однобитовом поле sign записывается знак числа а1, в однобитовом поле Z записывается код 1, если а1=0, в поле К1, имеющем и разрядов, записывается целая часть

log2la1l, в поле К2, имеющем п разрядов, записывается дробная часть log2lail, Коды

К1, К2 записываются в обратном коде. При

n = 12, К1 = 4, К2 = 12 и логарифмический код

Х1 содержит 18 разрядов. Знак log2la11 всегда отрицателен, и поэтому не записывается, Знак первого числа sign Х1, его признак

Z1 и значащие разряды Х1 поступают соответственно на входы 1, 2 и 3, Знак второго числа sing Х2, его признак Z2 и значащие разряды Х2 поступают соответственно на входы 4, 5 и 6, На вход 7 поступает сигнал кода операции С. Если С = О, выполняется операция сложения, если С = 1, вычитания.

В блоке 8 вычитания формируется разность Р = Х1 — Х2, Знак этой разности sign P поступает на управляющий вход мультиплексора 9. На выход последнего проходит

Х1, если sign P = О и Х2, если sign P = 1, т.е. на выходе мультиплексора формируется

max(X1, Х2). Разность P поступает на группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10, на вторые входы которых поступает sign P из блока 8 вычитания. В результате на выходах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10 формируется разность P по модулю (предполагается, что в блоке 8 вычитание реализуется в обратном коде), Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 11 пропускает sign Х2 без изменения, если С = О (выполняется операция сложения), или инвертирует его, если С = 1 (выполняется операция вычитания). В элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 12 сравниваются знаки обоих операндов (после присвоения знака второму операнду), Если знаки равны, на выходе элемента 12 сигнал Р, и следует выполнять операцию

ХЗ = Х1+ Х2, Если знаки не равны, на выходе элемента 12 сигнал "1", и следует выполнять операцию ХЗ = X1- Х2, В мультиплексоре 13 формируется знак результата, равный знаку большего по модулю числа, Модуль разности Р, сформированный в элементе 10, содержит К1 целых разрядов и К2 дробных. К1 целых разрядов модуля поступают на входы элемента ИЛИ 14, на выходе последнего формируется признак К1 = О, Этот признак поступает на вход элемента НЕ 15 и на выходе последнего формируется признак К1 =

= О, Операция сложения-вычитания выполняется следующим образом.

Пусть необходимо вычислить аз =

= а2 +. а1, Даны: Х2 — логарифмический код а2, требуется найти ХЗ вЂ” логарифмический код аз.

Имеем аз= max(a1, a2)(1 ), max (а1, a2) хз = log2 аз = log2(max(a1, а2, +

+ log2(1 ) =max(X1, Х2)+

max (а1, а2) min(X1, Х2) — max(X1, Х2)

+ log2(1 +-2

=max(X1, X2)+log2(1 ": 2 ) Величина max(X1, Х2) считается с выхода мультиплексора 9. Величина log2(1 2 ) выР числяется в блоке памяти. Выход элемента

НЕ 15 подключен к входу выборки блока 16 памяти, Таким образом, блок 16 памяти под1730619 ключается лишь в том случае, если К1 = О; На адресные входы блока 16 памяти податюся разряды К2 разности Р, на старший адресный разряд подается истинный знак операции из элемента 12. В блоке памяти 5 записаны коды logz(1 + 2 ). Выход элемента

ИЛИ 14 подключен к входам выборки блоков 17 и 18 памяти. В результате блоки 17 и

18 памяти подключаются, если К1 А 00, Разряды К1, К2 разности P делятся на две части; 10 старшую Р2 и младшую Р1. Р2 разрядов подключены к адресным входам блока 17 памяти. На старший адресный разряд подается знак операции из элемента 12, В блоке

Р2 15

17 памяти записаны коды logz(1 + 2 ), поступающие на входы блока 19 сложения, На вторые выходы блока 17 памяти выдается производная (logz(1 +. 2 )рр, которая поступает на адресные входы блока 18 памяти. На остальные адресные входы подается Р1. В блоке 18 памяти формируется их произведение, т,е, Р2

logz(1 «- 2Р) = logz(1 "-2 ) + (logz х

25 х(1+2 ) Р1.

В блоке 19 сложения формируется значение

ХЗ, Если X1 = Х2, то в блоке 8 вычитания формируется машинный ноль(II„,I, II I) и на выходе элемента И 20 возникает сигнал "1", который, если знак операции, формируемый в элементе 12, равен "1", проходит через элемент И 21, как признак аз = О, На выходе 35 элемента НЕ 22 формируется инверсия этого признака (аз A О), В элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 23 формируется сигнал, равный "1", если только одно из чисел a<, az равно нулю (Z1 или Z2 равен нулю). В элементе ИЛИ-НЕ 24 формируется сигнал "1", если оба числа а1 и а2 не равны нулю (Z1 =

= Z2 = О). Искомый код ХЗ формируется в блоке элементов И-ИЛИ 25. Если оба числа отличны от нуля (Z1 = Z2 = 0) и сумма (или

45 разность) чисел отлична от нуля, блок элементов И-ИЛИ 25 пропускает на выход 26 результат, сформированный в блоке 19 сложения. Если одно из чисел равно нулю, блок элементов И-ИЛИ 25 пропускает Фа выход

26 число, выбранное мультиплексором 9.

При выполнении операций сложения-вычитания возможно переполнение разрядной сетки. Переполнение имеет место, если Х1 Х2 О. Признак переполнения считывается в блоке 19 сложения (a качестве признака переполнения можно взять инверсию старшего переноса) и через элемент И 27 поступает на выход 28, С г|омощью элемента 29 запрета формируется знак результата, который поступает на выход 30, В элементе

И 31 формируется сигнал 1, если оба операнда равны нулю. В элементе ИЛИ 32 формируется признак Z3. Признак Z3 = 1, если при выполнении операции сложения (вычитания) оба операнда равны нулю, или если операнды и действительная операция есть операция вычитания, Признак 23 поступает на выход 33, Рассмотрим работу устройства.

Пусть необходимо найти алгебраическую сумму аз= а!+ а2, где аР<0 и az) 0, На входы 1, 2 и 3 поступает логарифмический код числа а1 (на вход 3 поступает X1 =

= Iogzla> I), на вход 1 — знак а1, а на вход 2 его признак Z, Аналогично на входы 6, 4 и 5 поступает логарифмический код второго операнда. Так как выполняется операция сложения на входе 7, сигнал ноль и знак аз проходит через элемент 11, не меняясь. В блоке 8 вычитания формируется разность

Р =Х1-Х2.

Пусть a> < az, тогда Х1 < Х2 и P < О, Знак разности равен "1" и через мультиплексор 9 пройдет значение Х2, через мультиплексор

13 пройдетзнакaz, Пустьа1< О,az >О, тогда в элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 12 сформируется признак неравенства знаков.

B группе элементов ИСКЛЮЧАЮЩЕЕ ИЛИ

10 сформируется значение разности P no модулю. В рассматриваемом случае имеем аз =(lazl lail) или

lo92h log Zа2 log Zal

2 =2 — 2 с 9 2 а2 log 2 a l log 2 а2

=г (1 — 2 ), откуда ХЗ = Х2+ logz(1-2 ), Пусть для разности Р К1 Ф О, Тогда блок 16 памяти окажется невыбранным, блоки 17 и

18 памяти — выбранными. В блоке 19 сложения сформируется сумма

S = Х2+ !о92(1 — 2 )+(logz(1 -2 )) P> = ХЗ, Р2

P I которая и пройдет на выход 26. Если при тех же условиях выполняется операция вычитания, то аз = !а!! + Iazl. В элементе

ИСКЛЮЧАЮЩЕЕ ИЛИ 11 знак az проинвертируется. В элементе ИСКЛЮЧАЮЩFЕ

ИЛИ 12 сформируется признак равенства знаков. Устройство работает аналогичным образом, но из блока памяти вызываются

Р 2

P 1

Iogz(1 - 2 ) и (log(1 + 2 )), поэтому

Рг

S = Х2 + logz(1 + 2 - 2 ) + (logz(1 +

+2 )) Р =ХЗ.

1730619

Пусть теперь одна из величин, например az равна О. Величины представляются без знака. Блок 8 вычитания имеет два знаковых разряда. На знаковые разряды по первым входам подается код 1Z1, на знаковые разряды по вторым входам подается код ÎZ2, Вычитание выполняется в обратном коде, В результате в вычислителе суммируются две величины: по первым входам 1Z1, Х1; по вторым входам OZ2, Х2, Так как в рассматриваемом случае a2 = О и a1 A О, имеем P =

= 11, код Х1 + 01, 11„,1 = 01, некоторый код, т.е. знак разности равен О. На выходы мультиплексора 9 пройдет код Х1. На выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 возникнет код 1 и на выход 26 пройдет код РС1.

Аналогично при а1 = О и az A О имеем

P = 10,00...0+ 00, Х2 = 10 некоторый код, т.е, знак разности равен "1".

На выходы мультиплексора 9 пройдет код

Х2, и он же пройдет на выход 26. Пусть теперь а = lani, выполняется операция сложения, но знаки а1 и а2 противоположны.

Тогда P = О и на выходе элемента 20 возникнет сигнал "1". Знаки неравны, потому на выходе элемента 12 также "1", Это приведет к тому, что на выходе элемента И 21 сигнал

"1", на выходе элемента НЕ 22 — нуль. В результате на выходе 33 сигнал "1" IZ3 = 1l, на выходах 26, 28 и 30 — нули, Формула изобретения

Сумматор логарифмических кодов, содержащий блок вычитания, два мультиплексора, первый и второй блоки памяти, блок сложения, блок элементов И-ИЛИ, элемент

ИЛИ-НЕ, первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и первый элемент И, причем информационные входы разрядов первого операнда сумматора соединены соответственно с входами разрядов уменьшаемого блока вычитания и первыми информационными входами первого мультиплексора, вторые информационные входы которого соединены соответственно с входами разрядов вычитаемого блока вычитания и информационными входами разрядов второго операнда сумматора, вход разряда признака первого операнда которого соединен с первыми входами первых элементов И и

ИСКЛЮЧАЮЩЕЕ ИЛИ и элемента ИЛИНЕ, второй вход которого соединен с вторыми входами первых элементов И и

ИСКЛЮЧАЮЩЕЕ ИЛИ и входом разряда признака второго операнда сумматора, выход знака блока вычитания соединен с управляющими входами первого и второго мультиплексоров, выход первого мультиплексора соединен с входом первого слагаемого блока сложения и первым входом

50 первой группы блока элементов И-ИЛИ, второй вход первой группы которого соединен с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй выходы первого блока памяти соединены соответственно с входом второго слагаемого блока сложения и первым адресным входом второго блока памяти, выход которого соединен с входом третьего слагаемого блока сложения, выход которого соединен с первым входом второй группы блока элементов

И-ИЛИ, второй вход второй группы которого соединен с выходом элемента ИЛИ-НЕ, выход блока элементов И-ИЛИ соединен с выходом результата сумматора, о т л и ч а юшийся тем, что, с целью расширения функциональных возможностей за счет выполнения операции вычитания, в него введены второй и третий элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, второй, третий и четвертый элементы И, два элемента ИЛИ, два элемента НЕ, элемент запрета, группа элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ и третий блок памяти, причем выходы разрядов разности блока вычитания соединены соответственно с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы и входами второго элемента И, выход которого соединен с первым входом третьего элемента И, выход которого соединен с первым входом первого элемента ИЛИ и входом первого элемента НЕ, выход которого соединен с третьим входом второй группы блока элементов И-ИЛИ и первым входом четвертого элемента И, второй вход которого соединен с выходом элемента ИЛИ-НЕ, а выход — с выходом признака переполнения сумматора, вход знака результата которого соединен с выходом элемента запрета, прямой вход которого соединен с выходом второго мультиплексора, первый информационный вход которого соединен с входом разряда знака первого операнда сумматора и первым входом второго. элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с вторым информационным входом второго мультиплексора и выходом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого соединены соответственно с входом разряда знака второго операнда и входом кода операции сумматора, входы разряда признака первого и второго операндов которого соединены соответственно с входами старшего разряда уменьшаемого и вычитаемого блока вычитания, выход знака которого соединен с вторыми входами элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выходы которых соединены с входами второго элемента ИЛИ, адресными входами первого и третьего блоков памяти и вторым адресным

1730619

10

20

30

40

50

Составитель Е.Мурзина

Техред М.Моргентал Корректор Н.Ревская

Редактор Н.Швыдкая

Заказ 1512 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 входом второго блока памяти, вход выбора которого соединен с входом выборки первого блока памяти, выходом второго элемента

ИЛИ и входом второго элемента НЕ, выход которого соединен с входом выборки третьего блока памяти, выход которого соединен с входом второго слагаемого блока сложения, выход первого элемента И соединен с вторым входом первого элемента ИЛИ, выход которого соединен с выходом признака сумматора и инверсным входом элемента запрета, выход второго элемента,ИСКЛЮ5 ЧАЮЩЕЕ ИЛИ соединен с вторым входом третьего элемента И и адресными входами старшего разряда первого и третьего блоков памяти.