Устройство для деления

 

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах быстродействующих специализированных машин. Устройство для деления содержит первый 1 и 22 второй 2 коммутаторы, первый вычитатель 3, третий 4 и четвертый 5 коммутаторы, первый 6, второй 7 и третий 8 блоки умножения, первый 9. второй 10 и третий 11 сумматоры, группу 12 элементов И, второй вычитатель 13, первый 14 и второй 15 блоки деления, регистр 16, входы действительной 17 и мнимой 18 частей первого числа и действительной 19 и мнимой 20 частей второго числа, вход 21 признака режима, управляющий вход 22, выходы действительной 23 и мнимой 24 частей произведения, выходы мнимой 25 и действительной 26 частей результата деления. Изобретение .позволяет расширить функциональные возможности устройства путем организации выполнения деления и умножения комплексных чисел. 1 ил. fe tb Ю

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 6 06 F 7/49

OCYQAPCTBEHHb1A КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВ.У (21) 4800808/24 (22) 11.03.90 (46) 07.02.92; Бюл. Я 5 (71) Львовский научно-исследовательский радиотехнический институт (72) Е.Я.ваврук и И.Г.Цмоць (53) 681.325(088,8) (56) Авторское свидетельство СССР

N. 1120316, кл. G 06 F 7/52. 1983.

Авторское свидетельство СССР

N. 1322258, кл. 6 06 F 7/49, 1986. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах быстродействующих специализированных машин. Устройство для деления содержит первый 1 и.. Ж 17И149 А1 второй 2 коммутаторы, первый вычитатель

3, третий 4 и четвертый 5 коммутаторы, первый 6, второй 7 и третий 8 блоки умножения, первый 9, второй 10 и третий 11 сумматоры, группу 12 элементов И, второй вычитатель

13, первый 14 и второй 15 лаки деления, . регистр 16, входы действительной 17 и мнимой 18 частей первого числа и действительной 19 и мнимой 20 частей второго числа, вход 21 признака режима, управляющий вход 22, выходы действительной 23 и мнимой 24 частей произведения, выходы мнимой 25 и действительной 26 частей результата деления. Изобретение позволяет расширить функциональные возможности устройства путем организации выполнения деления и умножения комплексных чисел.

1 ил.

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах быстродействующих специализированных вычислительных машин.

Известно устройство для деления комплексных чисел, содержащее шесть умножителей, два делителя и три сумматора.

Недостатком дачного устройства является сложность его реализации.

Известно устройство для умножения комплексного числа на комплексную константу, содержащее три блока умножения на константу, вычитатель и два сумматора, причем вход первого блока умножения на константу соединен с входом уменьшенного вычитателя и является входом действительной части числа устройства, вход мнимой части которого соединен с входом второго блока умножения на константу и входом вычитаемого вычитателя, выход которого соединен с выходом третьего блока умножения на константу, выход которого соединен с первым входом сумматора, выход которого является выходом действительной части произведения устройства, выход второго блока умножения на константу соединен с первым входом второго сумматора, выход которого является выходом мнимой части произведения устройства, выходы первого и третьего блоков умножения на константу соединены соответственно с вторыми входами первого и второго сумматоров.

Недостатком данного устройства являются ограниченные функциональные возможности, позволяющие только вычислять произведение комплексных чисел, Наиболее близким по техн.,;вской сущности к предлагаемому является устройство для деления, содержащее три блока умножения, два квадратора, пять сумматоров, два блока преобразования прямого кода в дополнительный и два блока деления, при,ем вход действительной части делителя устройства соединен с входом первого квадратора с первым входом первого сумматора и с вторым входом nepaoro блока умножения, вход мнимой части делителя устройства соединен с входом второго квадратора, с вторым входом первого сумматора и вторым входом третьего блока умножения, вход действительной части делимого устройства соединен с первым входсм второго сумматора и входом первого преобразователя прямого кода в дополнительный, вход мнимой части делимого устройства соединен с вторым входом второго сумматора и с первым входом первого блока умножения, выход которого соединен с вхо30 дом второго преобразователя прямого кода в дополнительный и с вторым входом пятого сумматора, выход которого соединен с первым входом второго. блока деления, выход которого является выходом мнимой части результата устройства. Выход действительной части результата устройства соединен с выходом первого блока деления, первый вход которого соединен с выходом четвертого сумматора, первый вход которого соединен с выходом второго блока умножения, первый вход которого соединен с выходом первого сумматора, выход второго сумматора соединен с вторым входом второго блока умножения, выход первого квадратора соединен с первым входом третьего сумматора, второй вход которого соединен с выходом второго квадратора, выход третьего сумматора соединен с вторыми входами первого и второго делителей, выход первого преобразователя прямого кода в дополнительный соединен с первым входом третьего блока умножения, выход которого соединен с вторым входом четвертого сумматора, третий вход которого соединен с выходом второго преобразователя прямого кода в дополнительный.

Недостатком данного устройства являются ограниченные функциональные возможности, позволяющие производить только деление комплексных чисел, Цель изобретения —.расширение функциональных возможностей за счет выполне35 ния операции умножения комплексных чисел.

Поставленная цель достигается тем, что в устройство. содержащее три блока умножения, два блока деления и три сумматора, 4О причем вход действительной части первого операнда устройства соединен с первым входом первого сумматора, второй вход которого соединен с входом мнимой части первого операнда устройства и с первым

45 входом первого блока умножения, выход которого соединен с первыми входами второго и третьего сумматоров, вторые входы которых соединены с выходами второго и третьего блоков умножения соответственно, первый

50 вход третьего блока умножения соединен с выходом первого сумматора, выходы второго и третьего сумматоров соединены входами первого и второго блоков деления соответственно, выходы которых соедине55 ны с выходом мнимой и действительной частой частного устройства соответственно, дополнительно введены регистр, четыре коммутатора, два вычитателя и группа элементов

И, вход действительной части второго операнда устройства соединен с первыми ин1711149 формационными входами первого и второго коммутаторов, вторые информационные . входы которых соединены с выходом мнимой части второго операнда устройства, вход признака режима устройства соеди- 5 нен с управляющими входами первого и второго коммутаторов, выход первого коммутатора соединен с первым информационным входом третьего коммутатора и входом уменьшаемого первого вычитателя, 10 вход вычитаемого которого соединен с выходом второго коммутатора и вторым входом третьего блока умножения, вход мнимой части первого операнда устройства соединен с первым информационным входом четвертого коммутатора и первыми входами элементов И группы. вторые входы которых соединены с управляющими входами устройства, управляющими входами третьего и четвертого коммутаторов и входом разрешения записи регистра, выход которого соединен с входом делителя первого и второго блоков деления, информационный вход регистра соединен с выходом второго сумматора и выходом действительной части произведения устройства. выход третьего сумматора соединен с выходом мнимой части произведения устройства, вх д действительной части первого операнда устройства соединен с входом уменьшаемого второго вычитателя, вход вычитаемого которого соединен с выходами элементов И группы, выход второго вычитателя соединен с вторым информационным входом третьего коммутатора и первым входом второго блока умножения, второй вход которого соединен с выходом третьего коммутатора, второй вход первого блока умножения соединен с выходом четвертого коммутатора, второй информационный вход которого соединен с выходом первого вычитателя.

Сущность изобретения заключается в организации с помощью введенных элементов операций деления и умножения комплексных чисел.

Сравнение предлагаемого устройства с известными показывает. что вычитатели, коммутаторы, регистр, группа элементов И известны, однако при их введении в указанных связях с остальными элел ентами схемы в указанное устройство появляются новые свойства, позволяющие выполнить операцию умножения комплексных чисел.

На чертеже приведена структурная схема устройства.

Вычислительное устройство содержит коммутаторы 1 и 2, вычитатель 3, коммутаторы 4 и 5, блоки 6 — 8 умножения, сумматоры

9-11, группу 12 элементов И, второй вычи15

55 татель 13, блоки 14 и 15 деления. регистр 16, входы действительной 17 и мнимой 18 части второго числа, действительной 19 и мнимой

20 частей первого числа. вход 21 признака режима, управляющий вход 22, выходы 23 и

24 действительной и мнимой частей произведения, выходы мнимой 25 и действительной 26 частей результата деления, В устройстве умножение комплексного числа A+j В на комплексное число C+jD выполняется по алгоритму, в котором действительная и мнимая части произведения являются результатами вычислений выражений соответственно А .(С-О) + (А-В).D u

В (C+D) + (А-В) О.

Деление комплексного числа A+jB на комплексное число C+jD e устройстве выполняется по алгоритму, в котором действительная и мнимая части частного являются результатами вычислений выражений соответственно I в-д n+ + э а

С +О (B ii D+ C Ý В с2+ о2

Значения чисел А, В, С и D поступают на входы 17, 18, 19 и 20 соответственно.

Устройство работает следующим образом.

При выполнении операции умножения комплексных чисел на входе 21 признака режима устанавливается уровень логического нуля, позволяющий передавать информацию с первых выходов коммутаторов

1 и 2. На входе 22 устанавливается уровень логической единицы, позволяющий передавать на выходы коммутаторов 4 и 5 информацию с их вторых входов. Таким образом, на выходе коммутатора1 — информация А, коммутатора 2 — В, вычитателя 3-(А-В), коммутатора 4 — А, коммутатора

5 — (А-В), На выходе сумматора 11 формируется значение (С+О), на выходе вычитателя 13 — (С-О), так как единичный уровень сигнала на управляющем входе 22 разрешает прохождение информации О через элементы И группы 12. На выходе блока

6 умножения формируется значение (А х х(С-О)), на выходе блока 7 умножения формируется значение (Bx(C+D)), на выходе блока 8 умножения — ((A-B)xD), на выходе сумматора 9 — (Ах(С-О)+ (А-В)хО), что является действительной частью комплексного числа и поступает на выходы 23 устройства.

На выходе сумматора 10 - (Bx(C+D) <

+(А-В)хО), что является мнимой частью комплексного числа и поступает на выход 24 устройства. При выполнении деления комплексных чисел на входе 21 устанавливается сигнал единичного уровня, разрешающий прохождение на выходы коммутаторов 1 и

2 информации с вторых входов, т.е. на выходе коммутатора 1 устанавливается информация В, на выходе коммутатора 2 — А, на входе вычитателя 3 — ( — А), Первоначально на входе 22 устанавливается сигнал нулевого уровня, разрешающий прохождение на выход коммутаторов 4 и 5 информации с первых входов. Сигнал нулевого уровня на вторых входах элементов

И группы 12 устанавливает на их выходах также информацию нулевого уровня, т,е. на выходе группы 12 — "0", на выходе вычитателя 12 — (С-"0"), на выходе коммутатора 4 — (С-"0"), т.е, в блоке 6 умножения выполняется: С х С = С . На выходе ком2 мутатора 5 устанавливается значение О, т.е. в блоке 8 умножения выполняется: D x

xD = О на сумматоре 9 формируется значение (С + О ), которое при переходе сигнала на входе 22 с нулевого в единичный уровень записывается в регистр 16. При установлении сигнала единичного уровня на входе

22 происходит заключительная часть операции деления-комплексных чисел. На выходе cóììàòoðà 11 устанавливается значение (С + О), вычитателя 13 — (С-D), коммутатора 4 — В, коммутатора 5 — (Р-А).

На выходе блока 6 умножения формируется значение (С-О) х В. на входе блока 8 умножения — (C D) х А, нэ выходе блока 7 умножения — (В-А) х О, на выходе блока 3 умножения — (С+О) х А, на выходе сумматора 9 — ((С-D)xR+(B-А)хО), на выходе сумматора 10 — j(B-А)ХО+(С+О)ХА), на выходе блока (B — А)хО + (С вЂ” ЯхВ

C2+О2 ляется мнимой составляющей результата деления комплексных чисел.

На выходе блока 15 деления формируется результат вычисления (B Д|хР+ С - Э хд „,„„„,,„„,, С2 + О)2 вительной составляющей результата- деления комплексных чисел.

Таким образом, предлагаемое устрайст во в сравнении с известным имеет большие функциональные возможности, заключа,ощлеся в возможности выполнять операции умножения и деления комплексных чисел на одном устройстве. Предложенный алгори гм деления комплексных чисел и устройство его реализации позволяют сократить объем оборудования при выполнении комплексного деления в сравнении с известны10

45:

5| ми схемами. Запоминание промежуточных результатов в регистре позволяет осущестBMTb выполнение на данном устройстве еще

РЯД фУНКЦИй, ОтНОС5 ЬЦИХСЯ К ОПЕРаЦИЯМ УМножения и деления, путем поочередного изменения информации на информационных входах устройства.

Формула изобретения

Устройство для деления, содержащее три блока умножения, два блока деления и три сумматора, причем вход действительной части первого операнда устройства соединен с входом первого слагаемого первого сумматора, вход второго слагаемого которого соединен с входом мнимой части первого операнда устройства и с входом первого сомножителя первого блока умножения, выход которого соединен с входами первых слагаемых второго и третьего сумматоров, входы вторых слагаемых которых соединены с выходами второго и третьего блоков умножения соответственна, вход первого сомножителя третьего блока умножения соединен с выходом первого oóмматара, выходы второго и третьего сумматоров соединены с входами делимого первого и второго блоков деления соответственна, выходы которых соединен" с выхадэмл лнимай и действительной частей чэстнага устройства c5:.оТветственно, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных вазможностей устройства за счет вь:полнения операции комплексных чисел. усграйства садерхсит регистр, четыре коммутатора, два вычитатепя и группу элеме ITOB И, вхац действительной части отаре го операнда усТроАсТВ8 соединен с и .рвыми информационны ли входами первого и второго коммутаторов, вторые инфармэцианнь>е входы которых соединены с входом мнимой части второго опера да устройства, вход признака режима устройства соединен с управля|ощими входами перього и второго коммутаторов, выход первого коммутатора соединен с первым информационным входам третьего коммутатора и входом уменьшаемага первого вычитатепя. вход вычитаемага которого соединен с вь ходом второго каммута.гора и входам второго сомножителя третьего блока ум| ажения, вход мнимой части первого операнда устройства соединен с первым информационным входом четвертого коммутатора и первыми входами элементов Y группы, вторые входы которых соединены с управляющим входам устройства, у и ра вля|ащими входами третьего и четвертога коммутаторов и входом разрешения записи регистра.

1711149

Составитель Е. Ваврук

Техред M.Ìîðãåíòàë Корректор В. Гирняк

Редактор А. Коэорез

Заказ 340 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 выход которого соединен с входами делителя первого и второго блоков деления, информационный вход регистра соединен с выходом второго сумматора и выходом действительной части произведения ус- 5 тройства, выход третьего сумматора соеди-. нен с выходом мнимой части произведения устройства, вход действительной части первого операнда устройства соединен с входом уменьшаемого второго вычитателя, 10 вход вычитаемого которого соединен с выходами элементов И группы, выход второго вычитателя соединен с вторым информационным входом третьего коммутатора и входом первого сомножителя второго блока умножения, вход второго сомножителя которого соединен с выходом третьего коммутатора, вход второго сомножителя первого блока умножения соединен с выходом четвер ого коммутатора, второй информационный вход которого соединен с выходом первого вычитателя.