Накапливающий сумматор кодов фибоначчи

 

Изобретение относится к области вычислительной техники и может быть использовано при построении цифровых устройств, например вычислительных машин повышенной надежности. Целью изобретения является повышение надежности за счет возможности исправления ошибок в кодах слагаемых, а именно устранение ошибок типа ложная единица в одном из слагаемых в (Ы)-м разряде при сочетании на 6-х разрядах слагаемых двух единиц. В состав каждого разряда сумматора входят элемент сложения 1 по модулю два, три элемента ИЛИ 2, 5, 8, два элемента задержки 6, 11, триггер 7, три элемента ИЗ, 4. 10 и элемент НЕ 9.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si)s G 06 F 11/16, 7/49

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4802908/24 (22) 15.03.90 (46) 29.02.92. Бюл. М 8 (71) Научно-исследовательский институт автоматики и приборостроения (72) А.М. Гусаков (53) 681.325.5(088.8) (56) Авторское свидетельство СССР

N. 920706, кл. G 06 F 7/49, 1980.

Авторское свидетельство СССР

N- 577528, кл. 6 06 F 7/49, 1976. (54) НАКАПЛИВАЮЩИЙ СУММАТОР КОДОВ ФИБОНАЧЧИ

Изобретение относится к вычислительной технике и может быть использовано при построении цифровых устройств. например вычислительных машин повышенной надежности.

Целью изобретения является повышение надежности за счет возможности исправления ошибок в кодах слагаемых (ошибок типа "ложная" единица в одном из слагаемых в (М)-м разряде при сочетании на f-õ разрядах слагаемых двух единиц).

На чертеже показана схема одного &го разряда сумматора.

В каждом разряде сумматора элемент сложения 1 по модулю два. выходом подключен к входу элемента ИЛИ 2, выход которого подключен к входу элемента И 3, входы элемента сложения 1 по модулю два соединены с выходами переноса из((-1)-го

„„5U„„1716523 А1 (57) Изобретение относится к области вычислительной техники и может быть использовано при построении цифровых устройств, например вычислительных машин повышенной надежности. Целью изобретения является повышение надежности за счет возможности . исправления ошибок в кодах слагаемых, а именно устранение ошибок типа "ложная единица" в одном из слагаемых в (t-,1)-м разряде при сочетании на (-х разрядах слага-, емых двух единиц. В состав каждого разряда сумматора входят элемент сложения 1 по модулю два, три элемента ИЛИ 2, 5, 8, два элемента задержки 6, 11, триггер 7, три.элемента И 3, 4, 10 и элемент НЕ 9, и ((+2)-ro разрядов сумматора и с входами элемента И 4.

Выход элемента ИЛИ 5 подключен к входу элемента задержки 6, выход которого является выходом переноса из f-го разряда а сумматора.

Единичный выход триггера 7 является выходом суммы Его разряда. сумматора и подключен к входу элемента И 3, выход которого подключен к входу элемента ИЛИ 5.

Выход элементе И 4 подключен к входу элемента ИЛИ 5.

Выход злементе ИЛИ 2 подключен к е счетному входу триггера 7, входы элемента

ИЛИ 2 подключены к входам разрядов riepвого (Af) и второго (Вф слагаемых сумматора.

Входы элемента ИЛИ 8 подключены к входу сброса сумматора и выходу коррекций из (1+1)-го разряда сумматора, а выход— к установочному входу триггера 7. Выход 1 716523 элемента И 3 подключен к входу элемента И

10, выход элемента сложения 1 по модулю два подключен к входу элемента НЕ 9, выход которого подключен к входу элемента И

10, выход элемента И 10 подключен к входу элемента задержки 11, выход которого является выходом коррекции (-ro разряда сумматора.

Сумматор работает следующим образом.

Перед началом работы поступает сигнал на вход сброса, который, проходя через элемент ИЛИ 8, устанавливает триггеры 7 всех разрядов сумматора в нулевое состояние. При А 1, В =1, и Р О, Ррг=0, на вход элемента ИЛИ 2 поступает единичный импульс. На выходе элемента ИЛИ 2 образуется импульс, который по заднему фронту перебросит триггер 7 в единичное состояние. Так как выход триггера 7 соединен с выходом разряда суммы, на выходе 1-го разряда сумматора организуется сигнал $ь

Затем поступает второе слагаемое, по заднему фронту сигнала которого триггер 7 перебросится в нулевое состояние, причем образуется импульс на выходе элемента И

3, который поступает через элемент ИЛИ 5 на элемент задержки 6.

Так как отсутствует переносы из (l. — 1)-го и ((+2)-го разрядов сумматора, на выходе элемента сложения 1 по модулю два сигнал отсутствует, и поэтому на выходе элемента

НЕ 9 сигнал м1", на выходе элемента И 10 образуется импульс, поступающий на элемент задержки 11, на выходе которого образуется сигнал коррекции К -1, поступающий на (Г-1)-й разряд сумматора. Далее на выходе элемента ИЛИ 5 образуется импульс, на выходе элемента задержки 6 образуется импульс, являющийся переносом P(b(5+1)-й и (-.2)-й разряды сумматора. Так как zg > г, то сперва образуется сигнал коррекции, а потом сигнал переноса.

В случае А О, В О, Р -и=Р + =1 на выходе элемента И 4 образуется импульс, который через элемент ИЛИ 5 поступает на элемент задержки 6, на выходе которого организуется импульс переноса, сдвинутый на гЬ.

В случае А О, Вр=О, Pp>=0 и Ppg=1 образуется сигнал на выходе элемента сложения

1 по модулю два, который, проходя через элемент ИЛИ Э, устанавливает триггер 7 в единичное состояние. На выходе $ появится единичный сигнал. На этом сложение заканчивается.

Теперь рассмотрим случай исправления входного кода. Предположим,на входы (t+ 2)-го,(b- 1)-го,9ro (И)-го (Е 2)-го (83)-го,(Ь4)-ro и (f-5)- ра подаются слагаемы

A=00101000.... и B=01j001000

Так как для кодов Фибоначчи в мини!

5 мальной форме за единицей должно следовать минимум Р нулей, в кодах Фибоначчи при Р=1 возникновение двух единиц расценивается как ошибка и ребует исправления. Предположим, что в слагаемом А

10 ошибка Ар=1, тогде образование сигналов будет следующее:

00101 1 (0 А

01001000 В

0000010) I Км

15 О О 0 1 О О О О i Рр-1

0000001(, Р 01110010: $

После окончания подлечи слагаемых возникает сигнал коррекции з (f-2)-ro разряда, 20 который сбросит в мОм триггер 7 (Г-3)-го разряда, тем самым сшиск а (L — 3)-м разряде исправится.

При коррекции может придти сигнал переноса из других разрядов. Исправится

25 ошибка "ложная" един ца, возникающая только в одном из слагае ых А или В в(-.1)-м разряде в случае, если оды f-.х разрядов слагаемых А и В равны 1.

30 Формула изобретения

Накапливающий сумматор кодов Фибоначчи, содержащий в каем<дом Ьм разряде (1...„п; п — количество разрядов) элемент сложения по модулю два, триггер, первый и

35 второй элементы ИЛИ, первый и второй эле! менты И и первый элемент задержки, причем входы элемента сло кения по модулю два соединены с выходами переноса из (E—

1)-ro и ((-2)-го разрядов сумматора, первый

40 и второй входы первого элемента ИЛИ сое! динены со входами f-x разрядов первого и второго слагаемых сумматора соответственно, третий вход первого элемента ИЛИ сое! динен с выходом элемента сложения по

45 модулю два, выход перв ro элемента ИЛИ соединен со счетным вх дом триггера и с первым входом первого лемента И, выход триггера соединен со вторым входом первого элемента И и с выходо ч (-го разряда сум50 мы сумматора, первый и второй входы второго элемента И соединены с соответствующими. входами элем нта сложения по модулю два, а выход по ключен к первому входу второго элемента ЛИ, второй вход

55 которого соединен с выходом первого элемента И, а выход соединен со входом пер! вого элемента задержк, выход которого соединен с выходом переноса из (-ro разряда сумматора, о т л и ч а к шийся тем, что, с целью повышения надежности за счет воз1716523

Составитель 8.Березкин

Техред М,Моргентал

Корректор Л.Бескид

Редактор Т.Орловская

Заказ 614 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 можности исправления ошибок в кодах слагаемых, в каждый разряд сумматора введены элемент НЕ, второй элемент задержки и третьи элементы И и ИЛИ, причем входы третьего элемента ИЛИ соединены со входом сброса сумматора и с выходом коррекции из ((+1)-ro разряда, а выход — с установочным входом триггера, выход элемента сложения по модулю два через элемент НЕ соединен с первым входом третьего элемента И, второй вход которого

25 соединен с выходом первого элемента И, а . выход через второй элемент задержки соединен с выходом коррекции иэ Ьго разряда.