Накапливающий сумматор

 

Изобретение относится к вычислительной технике и быть использовано в цифровых устройствах для параллельного суммирования двоичных чисел в двоичной системе счисления. Целью изобретения является повышение надежности сумматора (путем обеспечения его работоспособности при отказах отдельных разрядов). Устройство содержит в каждом из разрядов триггер .5, элемент задержки 7, элементы И 2, 3, 6, элемент ИЛИ 4. 2 ил., 3 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ.

РЕСПУБЛИК. (и)ю G 06 F 7/49, 11/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

$-1 у!

$2 у2

$ а

1 .(21) 4802909/24 (22) 15 .03.90(46) 29;02.92,бал:. f4 8 (71) Научно-исследовательский институт автоматики и приборостроения (72) А.M.Ãóñàêîâ (53) 681;325.5 (088.8) (56) Авторское свидетельство СССР

t4 920706, кл. G 06 F 7/49; 1980.

Авторское свидетельство СССР

hh 577528, кл. G 06 F 7/49, 1976.

„„5LI„, 1716505 А1 (54) НАКАПЛИВАЮЩИЙ СУММАТОР (57) Изобретение относится к вычислительной техйике и может быть использовано в цифровых устройствах для параллельного суммирования двоичных чисел в двоичной системе счисления. Целью изобретения яв.ляется повышение надежности сумматора (путем обеспечения его работоспособности при отказах отдельных разрядов). Устройство содержит в каждом из разрядов триггер

5, элемент задержки 7, элементы И 2, 3, 6, элемент ИЛИ 4. 2 ил., 3 табл.

1716505

Изобретение относится к вычислительной технике и может быть использовано в цифровых устройствах для параллельного суммирования двоичных чисел в двоичной системе счисления, Цель изобретения — повышение надежности сумматора путем обеспечения его работоспособности при отказах отдельных разрядов.

На фиг. 1 приведена блок-схема накапливающего сумматора; на фиг. 2 приведена схема I-oro разряда сумматора.

Накапливающий сумматор (фиг. 1) содержит разряды 1, каждый из которых (фиг.

2) содержит элементы И 2, 3, элемент ИЛИ

4, триггер 5 с счетным входом, элемент И 6, элемент задержки 7.

При этом к первому и второму входам ,элемента ИЛИ 4 подключены входы разрядов первого at и второго bt операндов, а к

-третьему и четвертому входам соответственно выходы элементов И 2, 3.

Выход элемента ИЛИ 4 подключен . к счетному входу триггера 5 и к входу элемента И 6, установочный (нулевой) вход триггера 5 подключен к входу сброса R сумматора, выход триггера 5 подключен к входу элемента И 6 и к выходу разряда результата сложения (Si), Выход элемента И 6 подключен к элементу задержки 7, выход которого подключен к выходу персонала (Р!) разряда, Первые входы элементов И 2, 3 подключены к выходам переноса (! — 1)-ого и (! — 2)-ого разрядов.

Вторые входы элементов И 2, 3 подключены к входам Ч!, Vl запрета переносов.

Выходы элементов И 2, 3 подключены соответственно к третьему и четвертому входам элемента ИЛИ 4, Рассмотрим работу сумматора в нескольких случаях: а — исправны все разряды, . б — неисправен I-й разряд, в — неисправны (l+2)-й, !-й и (! — 2)-й разряды.

Для случая а, когда все разряды исправны, на входы запретов подаются сигналы лог."0" и лог."1" согласно табл. 1.

На неуказанные входы переносов и запретов этих переносов подается сигнал лог."0".

Перед началом суммирования подается сигнал R 6ppc, который устанавливает триггер 5с счетным входом в нулевое состояние, Предположим at=1, Ь!=О, Р!-1=1. Исходные операнды at u bl подаются последовательно с интервалом тп= гт, где гт — время срабатывания триггера 5. Тогда после под ачи сигнала а!=-1 триггер 5 устанавливается в единичное состояние по заднему фронту сигнала аь

На единичном выходе триггера 6 образуется лог,"1" и на выходе St возникает лог."1" — промежуточная сумма, После подачи сигнала bt-0 состояние триггера 5 не изменится, Сигнал Pt-1=1 появится на выходе !-Ого разряда как результат суммирова50

8-8л, ".. Вн.48н-зВ!+28l+18lBI-18!-2

Bt-з8!-4, .-, 81.

Разряды (!+2)-й, !-й и (!-2)-й в работе не участвуют и состояния St+2, Sl u St-2 не учитываются в результате суммирования.

Если возник сигнал Рн.» то он попадает не на(!+2)-й, а на(!+3)-йразряд. 8 результате сумматор сохраняет функционирование при ния в (I-1)-ом разряде с задержкой т4.з., обеспечивающем завершения переходных процессов в разрядах накапливающего сум10 матора, Так как на входе ЧР=О на выходе третьего элемента И 3 образуется лог."0".

На выходе Vt =,1 и Pt-1=1 на выходе второго

1= элемента И 2 образуется лог,"1", импульс, образовавшийся на выходе второго злемен15 та И 2 через четырехвходовый элемент попадает на триггер 5, сбрасывая его в нулевое состояние по заднему фронту йереноса Р!-1. Перед сбросом триггера 5 на выходе первого элемента И 6 образуется лог.1, 20 так как триггер 5 находился в единичном состоянии и на выходе четырехвходового элемента ИЛИ 4 была лог."1".

Лог."1", поступая с выхода первого элемента И б на элемент задержки 7, организу25 ет сигнал Pt, сдвинутый на тл.з.

Процесс суммирования завершен. Рассмотрим случай б.— неисправен !-й разряд, на входы подаются сигналы согласно табл.

2.

30 На входы Ч неуказанных в табл. 2 раз рядов подаются сигналы такие же, как и на (!+2)-й и (! — 2)-й разряды.

Суммирование происходит следующим образом.

35 Подается операнд А=Ад, ..., At+1AIAt-»

A1, At — не участвует в суммировании и состояние St не рассматривается. Затем поступает ойеранд B-ВП, ..., Bt+1 BtBt-1, „81.

Если образовался перенос Pt-1, îí по40 ступает на (!+1)-й разряд.

Рассмотрим случай в- неисправны(!+2)й, I-й и (I-2)-й разряды. Сигналы V подаются согласно табл. 3.

На V входы остальных разрядов подают45 ся сигналы такие же, как и на (!+4)-й.

Поступает операнд A=An, ..., At+4A)+Nl+z

А!+1А!А!-1А -2. At-зА!-4, ..., A1, затем поступает операнд

1716505

Номер разя а

1

1

Ч

Ч2

Таблица 2

Номер разя а

I — 2

0

V.

Ч2

Табл ица 3 выходе из строя трех разрядов (I+2)-ого, Iого и (1-2)-ого.

Таким образом, техническая эффективность, которая получена в результате. использования предлагаемого устройства, заключается в том, что оно сохраняет работоспособность при выходе каждого второго разряда, При этом вместо элемента ИЛИ 4 может быть. использован элемент ИСКЛЮЧАЮЩЕЕ ИЛИ или сумматор по модулю два, Формула изобретения

Накапливающий сумматор, содержащий в каждом разряде триггер,, первый элемент И, элемент задержки и элемент ИЛИ, причем нулевой вход триггера соедйнен с входом сброса сумматора, а прямой выход триггера — с .первым входом первого эле. мента И и выходом результата данного разряда сумматора, выход первого элемента И через элемент задержки соединен с выходом переноса данного разряда сумматора, выход элемента ИЛИ соединен со счетным

5 входом триггера и с вторым входом первого элемента И, первый и вторОй входы элемента ИЛИ соединены с входами соответствующих разрядов соответственно первого и второго операндов сумматора, о t л и ч а ю10 шийся тем, что; с целью повышения надежности, s каждый разряд сумматора введены второй и третий элементы И, первые входы которых соединены с выходами переносов соответственно предыдущего и

15 предшествующего ему разрядов сумматора, вторые входы соответственно с первым и вторым входами запретов переноса сумматора, а выходы — соответственно с третьим и четвертым входами элемента ИЛИ.

Таблица 1

1716505 l

-и

Составитель В.березкин

Редактор M.Недолуженко Техред М.Моргентал Корректор О. Кундрик

Заказ 613 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская на6„4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул,Гагарина, 101