Цифровой синтезатор частот

 

Изобретение относится к радиотехнике и может использоваться в цифровых синтезаторах частот, основанных на вычислении выборок синусоиды. Цель изобретения - расширение диапазона синтезируемых частот. Синтезатор содержит накопитель 1 кода, блок 2 памяти амплитуд, цифроаналоговый преобразователь 3, фильтр 4 нижних частот, выход 5, опорный генератор 6, блок 7 синхронизации, коммутатор 8, умножитель 9, сумматор 10. Вход 11 кода установки частоты, вход 12 кода фазоманипулированного сигнала и N-1 блоков 13 фазового сдвига. Поставленная цель достигается за счет введения N-1 блоков 13 фазового сдига, умножителя 9 и коммутатора 8. 1 з.п. ф-лы, 4 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИ Х

РЕСПУБЛИК

А1

„„SU„„1517 (51) 4 G 06 Р 1/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTKPbfTHRM

ПРИ ГКНТ СССР

К А BTOPCKOMY СВИДЕТЕЛЬСТВУ (21) 4398242/24-24 (22) 28.03.88 (46) 23 ° 10.89. Бюл. Ф 39 (72) В.С.Станков, А.Б.Сучкова, В.В.Горемыкин и А,М.Ткачук (53) 681.325 (088.8) (56) Гнатек Ю.P. Справочник по цифроаналоговым преобразователям, — М.:

Радио и связь, 1982, с.255.

Шитов С.Я., Станков R C., Сухотин С.С. Прямые цифровые синтезаторы частот. — Техника средств связи.

Сер. ТРС, вып.9, 1983, с.66-71. (54) ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТ (57) Изобретение относится к радиотехнике и моает использоваться в цифровых синтезаторах частот, основанных на вычислении выборок синусоиды.

Цель изобретения — расширение диапазона синтезируемых частот, Синтезатор содержит накопитель 1 кода, блок 2 памяти амплитуд, цифроаналоговый преобразователь 3, фильтр 4 нюкних частот, выход 5, опорный генератор 6, блок 7 синхронизации, коммутатор 8, умнокитель 9, сумматор 10 вход 11 кода установки частоты, вход 12 кода фазоманипулированного сигнала и N-l блоков 13 фазового сдвига. Поставленная цель достигается за счет введе" ния N-1 блоков 13 фазового сдвига, умножителя 9 и коммутатора 8, l з.п. ф-лы, 4 ил.! 517О1

Изобретение относится к рлдиэтех- I нике и может использоваться н цифроных синтезлторах частот, оснонлнных на вычислении выборок синусоиды. 5

Целью изобретения является расширение дилпаэонл синтеэируемых частот, Нл фиг.1 представлена структурная электрическая схема цифрового синте лторл частот; на фиг. 2 — пример 1О реализации структурной электрической схемы синтезатора при числе каналов, равном четырем; на фиг,3 — формы сигналон нл выходе накопителя кодов и тлктоном входе прототипа; на фиг„4 — 15 формы сигнллон в различных точках предллглемого синтезатора с четырьмя каналами.

Цифровой синтезатор частот (фиг.1) содержит накопитель 1 кода, блок 2 20 памяти амплитуд, цифроаналоговый преобразователь (ЦАП) 3, фильтр 4 нижних частот, выходную шину 5 устройства, опорный генератор 6, блок 7 синхронизации, коммутатор 8, умножи- 25 тель 9, сумматор 10, нходную шину 11 кода установки частоты, входную шину

12 кода формирования фазоманипулированного сигнала и,N — 1 блоков 13 фазового сдвига„ Блок 13 фазового сдвига . 30 содержит формирователь 14 весового коэффициента сдвига и сумматор-вычитатель 15.

Принцип действия цифрового синтез атора частот (фиг.1) основан на 35 одновременном формировании кодов N точек отсчета фазы синтеэируемого колебания дискретно сдвинутых дру! относительно друга на определенную величину с последующим выбором кодов 40 данных точек отсчета фазы в определенной последовательности в фиксированные моменты времени для получения требуемой формы выходного синтезируемого колебания. 45

Синтезатор частот работает следующим образом.

На шине 11 кода установки частоты устанавливается кодированное значение синтеэируемой частоты К (код ус- 50 тановки частоты), Это число поступает на вход умножителя 9 кодов, на выходе которого формируется код числа, равный К ° N, где М вЂ” число каналов устройства, При числе каналов N,ðàíном 2" (и = l,,2,3„,.) умножитель кодл представляет собой регистр сднигл кода К нл r: разрядов н сторону увеличения кола., Накопитель 1 кода с глктояой члстотой ", = t,/JJ, где частота опорного гепррл тора F>, осуще.-тнляет накопление кодл К ° N, н результ-рте ЧРГО нл РГО выходе Б каждый тактовый момент времени 1, „

i/t, (i = О, 1, ?, 3 — целы» числа) формир уе Tc я код числа которое пропорционлльно фазе синтезируемого колебания. Код К устанонки частоты одновременно поступает на входи формирователей 14 весового коэффициента сдвига N-1 блоков 13 фазового сдвига.Формирователь 14 весового коэффициента сдвига выполняет операцию умножения кода К устлнонки частоты на постоянный коэффициент, равный номеру блока фазового сдвига, в результате чего на его выходе образуются коды чисел, равные по каждому каналу соответственно К,2К,...,(N-1)K, которые в сумматорах-нычитателях 15 добавляются к выходному коду фазы накопителя 1 кодов, Таким образом, на выходе блоков 13 фазового сдвига в тактовые моменты времени t т формируются N-1 кодов чисел, пропорциональных фазе синтеэируемого колебания, но смещенных относительно выходного кода накопителя 1 соответственно на К, 2К,..., ...,(N- 1)К. Выход накопителя 1 кодов и выходы N-1 блоков 13 фазового сдвига подключены к информационным входам коммутатора 8 иэ N в один. Коммутатор

8 с частотой синхронизации пропускает на выход N входных кодов таким образом, что за время Т. = N 7 (время одного такта работы. накопителя 1) на его выходе формируется последовательность кодов чисел, соответствующая фазовым точкам сиитезируемого колебания: О, К, 2К,..., (N-1)К вЂ” в первый такт работы накопителя, NK (N+1)K, (N+2)K,, (?N- 1)К вЂ” во второй такт; 2 NK, (2N+1)К...,, (3И-1)К— и третий такт и т,д., т.е. на выходе коммутатора 8 н каждый тактовый момент времени t о = 1, 0 (1 = О, 2,3...) происходит изменение кода фазы выходного синтеэируемого колебания на величину, равную коду частоты К, в то время как на выходе накопителя 1 кода информация меняется на величину NK и только в моменты времени t, = i Гг; T т = Я О!Ч. Следовательно, тактовая частота работы накопителя 1 кода в синтезаторе (фиг,1) понижается в N раз по сравнению с так5 !5!70 товой частотой работы накопителя кодов в прототипе.

С выхода коммутлторл Я код числа, пропорциональный флзе синтезируемого

5 колебания, поступает нл второй вход сумматора 10, выход которого подкгпочен к входу блока 2 памяти амплитуд.

Блок 2 представляет собой фаэосинусный преобразователь и осуществляет переход от отсчетов кода фазы к отсчетам кода амплитуды синтезируемого колебания, которые преобразуются в аналоговую величину, т,е, в, напряжение соответствующей амплитуды в иифроана- 5 логовом преобразователе 3. Ступенчатый сигнал с выхода ЦАЛ 3 сглаживается фильтром 4, Сумматор 1О предназначен для формирования фазоманипулированных колеба-20 ний при поступлении на его первый вход с шины 12 соответствующего кода сдвига фазы.

Количество весовых коэффициентов сдвига, формируемых в блоке 13 фазо- 25 вого сдвига формирователем 14, может быть меньше чем N-1 в случае конкретно выбранного числа каналов синтезатора, так как необходимое значение кодов фазовых приращений в каждом ка- ЗО нале может быть получено путем комбинаций (сложение или вычитание) из числа минимально сформированных коэффициентов сдвига, что существенно упрощает схемотехническую реализацию блоков 13 фазового сдвига.

В четырехканальном (_#_=4) синтезаторе (фиг.2) блок 7 синхронизации представляет собой делитель частоты на четыре, выполненный на обычном двухраэрядном двоичном счетчике.Операция умножения кода К на четыре и на два осуществляется сдвигом кода на один бит информации непосредственно на входах В накопителя 1 кода и входах В сумматоров на втором и третьем блоках 13 фазового сдвига. Формирователь 14 фазового сдвига третьего блока 13 выполнен на сумматоре, в результате чего обеспечивается весовой 5О коэффициент сдвига в данном канале, равный ЗК, Фиг. 3 и 4 иллюстрируют работу синтезатора (фиг.2) для P

2" = 16 при К = 3, Из сопоставительного анализа фиг,3 и 4 следует, что при синтезировании одной и той же частоты (одинаковое изменение ко дов фазы выходного колебания фиг.3а и 4д) тактовая частота работы накоl6 6 пителя 1 кодов по схеме фиг.2 в четыре рлзл меньше тлктовой частоты работы накопителя кодов (фиг.3б и 4ж) в прототипе.

В известном синтезаторе частот максимальная выходная частота ограничена быстродействием накопителя кодов, поскольку код нл выходе накопителя изменяется с TQKTQHoA часто— той, равной частоте опорного генера— тора. Как следует из временных диаграмм на фиг.3 и 4, в N-канальном синтезаторе (N = 4) частота работы накопителя равна г /N. Следовательно, в предлагаемом синтезаторе выходная частота может быть увеличена в соответствующее число раэ по сравнению с выходной частотой известного син- . тезатора за счет повышения частоты синхронизации устройства f, при сохранении тактовой частоты работы накопителя кодов и mara перестройки

ВыхОднОЙ частОты D 1 gg fo /R (R емкость накопителя, равная 2, где

m — количество двоичных разрядов), Формул а и э о б р е т е ни я

1. Цифровой синтезатор частот, содержащий накопитель кода, сумматор, блок памяти амплитуд, опорный генератор, блок синхронизации, причем вход кода фаэоманипулированного сигнала синтезатора подключен к первому входу сумматора, выход которого подключен к адресному входу блока памяти амплитуд, выход которого подключен к выходу синтезатора, выход опбрного генератора подключен к входу блока синхронизации, выход которого подключен к входу синхронизации нако. пителя кодов, о т л и ч а ю щ и и с я тем, что, с целью расширения диапазона синтезируемых частот, в него введены N-1 блоков фазового сдвига, где N — число каналов синтезатора, умножитель и коммутатор, причем вход кода установки частоты синтезатора подключен к входу умножителя и к входам кода установки частоты N-1 блоков фазового сдвига, выход умножителя подключен к входу накопителя кода, выход которого подключен к первому информационному входу коммутатора и входам кода фазы N-1 блоков фазового сдвига, выходы которых подключены к соответствующим с второго по N-й информационным входам коммутатора, Риг. 2 а

2кg"

0 0Ю111аа141

d g0

О f 8 2 4 У 6 78 9 10 11 1ã1114 rS выход которого подключен к второму входу сумматора, группа выходов блока синхронизации подключена к управляющим входам коммутатор в.

2. Синтезатор частот по п. I, о тл и ч а ю шийся тем, что блок фазового сдвига содержит формирователь весового коэффициента сдвига и сумматор-вычитатель, причем .вход формирователя весового коэффициента сдвига подключен к входу кода установки частоты блока, выход формирователя весового коэффициента сдвига подключен к первому информационному входу сумматора-вычитателя, второй информационный вход которого rîäêëþчен к входу кода фазы блока, выход

I(j сумматора-вычитателя подключен к выходу блока, !

1517016

/Б

4

8

Составитель С.Курош

Техред Л.Олийнык

Корректор Т.Палий

Редактор 0.10рковецкая

Заказ 6390/50

Тираж 668

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101