Устройство для деления

 

Изобретение относится к области автоматики и вычислительной техники и может быть использовано при построении арифметических устройств. Цель изобретения - повышение достоверности результата деления устройства. Устройство содержит первый арифметический блок 1, регистр 2 делителя, регистр 3 делимого, регистр 4 частного, второй элемент ИЛИ 8 триггер 9 и дешифратор 10. С помощью этих узлов осуществляется деление делимого А, поступающего на входы 12 13 делимого устройства на делитель В, поступающий на входы 14, 15 делителя устройства. И делимое и делитель поступают на входы устройства последовательно, разряд за разрядом, причем каждый разряд имеет три состояния /-1,0 и 1/ и кодируется с помощью двух сигналов. Результат деления выдается на информационные выходы 16, 17 устройства. Тактируется работа устройства тремя сериями тактовых импульсов, поступающих на тактовые входы 18-20 устройства. Второй, третий, арифметические блоки 5, 6, сумматор 7 и первый элемент ИЛИ 11 контролируют процесс вычисления. Результат контроля выдается на выход 21 неисправности устройства, 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51) 4 G 06 F ? 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1У

Ж

Т5

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

llO ИЗОБРЕТЕНИЯМ И OTHPblTHRM

ПРИ ГКНТ СССР

1 (21) 4360136/24-24 (22) 11.01.88 (46) 07.10.89. Бюл. Р 37 (71) Киевский политехнический институт им. 50-летия Великой Октябрьской социалистической революции (72) В.И.Жабин и В.Н.Дорожкин (53) 681.3(088.8) (56) Авторское свидетельство СССР

М 485447, кл. G 06 F 7/52, 1975.

Авторское свидетельство СССР

N .662938, кл. G 06 F 7/52, 1979.

ÄÄSUÄÄ 513444 А1

2 (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к области автоматики и вычислительной техники и может быть использовано при построении арифметических устройств. Цель изобретения — повышение достоверности результата деления устройства, Устройство, содержит первый арифметический блок 1, регистр 2 делителя, регистр 3 делимого, регистр 4 частного, второй элемент ИЛИ 8,триггер 9 и дешифратор 10. С помощью этих уз3 151 лов осуществляется деление делимого

А, поступающего на входы 12, 13 делимого устройства, на делитель В, поступающий на входы 14, 15 делителя устройства. И делимое и делитель по. ступают на входы устройства последовательно, разряд за разрядом, причем каждый разряд имеет три состояния (-1,0 и 1) и кодируется с помощью двух сигналов. Результат деления вы3444 4 дается на информационные выходы 16, 17 устройства, Тактируется работа устройства тремя сериями тактовых им5 . пульсов, поступающих на тактовые входы 18-20 устройства. Второй, третий арифметические блоки 5, 6 сумматор 7 и первый элемент ИЛИ 11 контролируют процесс вычисления . Результат контро10 ля выдается на выход 21 неисправности устройства, 1 ил., 2 табл.

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении, арифметических узлов.

Цель изобретения — повышение достоверности деления устройства.

На чертеже проведена функциональная схема устройства дпя деления.

Устройство для деления содержит

25 первый арифметический блок 1, регистр

2 делители, регистр делимого, регистр 4 частного, второй и третий

1 арифметииеские блоки б и б, сумматор

7, второй элемент ИЛИ 8, триггер 9, дешифратор 10, первый элемент ИЛИ 11, входы 12 и 13 первого и второго раз- рядов делимого устройства, входы 14 и 15 первого и второго разрядов делителя устройства, информационные вы- 35 ходы 16 и 17 первого и второго разрядов устройства, тактовые входы 1820 устройства, выход 21 неисправности устройства.

Арифметические блоки 1, 5 и 6 име- 40 ют цепь сдвига содержимого на два разряда влево и являются накапливающими сумматорами. Регистры 2-4, имеют цепи выдачи прямого и дополнительного кодов. Регистры 2 и 4, кроме, 45 того, имеют цепи приема кода. Младшие разряды регистров 2 и 4 являются суммирующими, а остальные разряды этих регистров имеют цепь распространения переноса..Комбинационный сум- 50 матор 7 является трехвходовым, причем один вход является инверсным и перенос в младший разряд для этого входа равен единице, Дешифратор 10 может быть построен 55 в соответствии с системой переключательных функций вида

Р с р г= Р" Чр где f; - функции i — го выхода (i = 1, 2) дешифратора 1О; р - значение старшего разряда сумматора 1; значение состояния триггера 5.

Исходные операнды А и В и результат Х представлены двоичным избыточным кодом с цифрами -1, О, 1.

Каждый разряд числа кодируется двумя цифрами. При этом цифре 1 соответствует сигнал на входе 12 или

14 устройства и на выходе 16 устройства. Цифре 1 соответствует сигнал на входе 13 или 15 и на выходе 17 устройства. Цифре 0 соответствует отсутствие сигналов на входах 12 и 13, на входах 14 и 15, или на выходах 16 и 17 устройства.

В каждый момент времени на входы

12-15 устройства поступают разряды делимого А и делителя В с одинаковыми весами. На величины A и В накладываются следующие ограничения:

0 А 1/2, 1/2 В 1, Контроль функционирования устройства осуществляется в каждом цикле и использует следующие соотношения:

2 (2 А,. — Е, В,.) — R,. = 0.

В арифметическом блоке 5 накапли-. вается величина Z В,, а в арифметическом блоке 6 величина 2- А;.

Число разрядов k для контролирующих блоков определяется числом тактов функционирования устройства, в которых обнаруживается сбой устройства деления. Отказ одного или нескольких элементов устройства деления обнаруживается при k 3

Устройство для деления работает следующим образом.

5 1513444 6

30.55

В исходном состоянии в младшем разряде регистра 3 записана единица,. а все остальные регистры и арифметические блоки, триггер 9 установлены в нулевое состояние. В каждом цикле вычислений на тактовые:входы 18-20 устройства поочередно поступают соответственно тактирующие сигналы Т „

Т, Т . К началу каждого i-ro цикла вычислений (1 = 1, 2. ..,, П-3) на входы 12 и 13 делимого .и 14 и 15 делителя устройства поступают цифры очередных разрядов соответственно

a;, b;. В первом такте i-го цикла сигнал Т, с входа 18 устройства поступает на входы сдвига блоков 1, 5 и 6 и на вход записи регистра 2. В результате этого содержимое блоков 1, 5 и 6 сдвигается на два разряда влево, а к младшему разряду регистра 2 прибавляется значение очередного разряда Ь,. Если Ъ, = -1, то вычитается единица из младшего разряда регистра 2. Если Ь; = 1, то прибавляется единица к младшему разряду регистра

2, а если Ь, = О, то регистр 2 не из" меняет своего состояния. Таким образом в регистре 2 происходит накопление делителя В.

Во втором такте i-го цикла сигнал

Т с входа 19 устройства поступает на тактовый вход триггера 9, через элемент ИЛИ 11 поступает на вход считывания регистра 2 и на входы считывания и сдвига регистров 3 и 4. В результате этого в блоке 1 происходит суммирование содержимого этого блока с кодами, поступающими с выходов регистров 2-4, в блоке 5 происхо- дит суммирование содержимого этого блока с кодами, поступающими с выходов регистров 2 и 4, в блоке 6 проис" ходит суммирование содержимого этого блока с кодами, поступающими с выходов регистра 3. В триггер 9 записывается предыдущее состояние старшего разряда блока 1 (так как каждый разряд блоков 1, 5 и 6 построен на триггерах с внутренней задержкой). Если в старшем (знаковом) разряде блока 1 записан нуль, то из регистра 2 в блоки 1 и 5 выдается дополнительный код, а если в этом разряде записана единица, то иэ регистра 2 в блоки 1 и 5 передается прямой код. Код на выходе регистра 3 зависит от сигналов.на входах 12 и 13 устройства. Если есть сигнал на входе 1.2 устройства (а;

= -1), и то из регистра 3 выдается дополнительный код, а если присутствует сигнал на входе 13 устройства (a; = 1), то выдается прямой код. При отсутствии сигналов на входах 12 и l3. устройства код из регистра 3 не выдается. Код на выходе регистра 4 зависит от значений сигналов на входах

14 и 15 устройства. Если есть сигнал на. входе 14 устройства (Ь, = -1), то из регистра 4 выдается прямой код, а если присутствует сигнал на входе

15 устройства (Ь,. = 1), выдается допогэительный код. При отсутствии сигналов на входах 14 и 15 устройства код из регистра 4 не выдается.

Одновременно с этим содержимое регистров 3 и 4 сдвигается на один разряд влево (так как каждый разряд этих регистров построен на триггерах с внутренней задержкой). При выдаче дополнительного кода из регистров

2-4 на входы свободных (не связанных с выходами регистров 2, 3 и 4) разрядов блоков 1, 5 и 6 подаются единичные сигналы и, кроме того, на вход младшего разряда подается еще один единичный сигнал.

Перед началом третьего такта i-ro цикла вычислений дешифратор 10 анализирует состояние триггера 9 и старшего разряда блока 1 и на выходах дешифратора 10 появляется код очередного разряда частного Х ., который

1 поступает на выходы 16 и 17 устройства. В третьем такте цикла деления сигнал Тз с входа 20 устройства поступает на вход записи регистра 4, на вход сдвига регистра 2, и через элемент ИЛИ 11 - на вход считывания регистра 2. В результате этого из регистра 2 в соответствии со значением старшего (знакового) разряда сумматора 1 в блоки 1 и 5 выдается прямой или дополнительный коп, а к младшему. разряду регистра 4 прибавляется значение очередного разряда Х ..

При этом, если присутствует сигнал на выходе 16 устройства (X; =

= -1), то вычитается единица из младшего разряда регистра 4. Если присутствует сигнал на выходе 17 устройства, то прибавляется единица в младший разряд регистра 4, а если сигналы на выходах. отсутствуют, то регистр 4 не изменяет своего состояния. Таким образом в регистре 4 происходит накопление частного Х. Одно1513444 временно с этим содержимое регистра 2 сдвигается на один разряд влево.

В третьем такте К-разрядные коды, поступающие с блоков 1, 5 и 6, сумми1 руются в комбинационном К-разрядном сумматоре 7. Выход этого сумматора поступает на вход элемента ИЛИ 8. В ( случае сбоя или отказа любого элемента схемы на выходе элемента ИЛИ 8 в третьем такте появится сигнал 1. Таким образом осуществляется полный контроль устройства деления.

Пример. Пусть А = (25/64) „ =

= 0.111111, В = (43/64)., =- 0 ° 111011.

Для этих значений операндов разрядность и = 6, поэтому необходимо выполнить девять циклов вычислений, а разрядность контролирующих блоков

К = и + 3 + 3 = 12. Процесс вычислений иллюстрируется табл. 1, а процесс контроля в каждом цикле табл. 2..

Результат вычислений Х == (001,101111) = (37/64) „ .

Таким образом, в устройстве осуществляется функциональный контроль, на сбой или отказ в течение всего времени работы устройства деления. формула изобретения

Устройство для деления, содержащее первый арифметический блок, регистр делителя, регистр делимого, регистр частного, триггер, дешифратор и первый элемент ИЛИ, причем информационные выходы регистра делителя, регистра делимого и регистра частного соединены соответственно с первым, вторым и третьим информационными входами первого сумматора, вход сдвига первого арифметического блока и вход записи регистра делителя подключены к первому тактовому входу устройства, первый вход первого элемента ИЛИ, тактовый вход триггера, вход сдвига регистра делимого и вход сдвига регистра частного подключены к второму тактовому входу устройства, вход сдвига регистра делителя, вход записи регистра частного и второй вход первого элемента ИЛИ подключены к третьему тактовому входу устройству, выход первого элемента ИЛИ соединен с входом считывания регистра делителя, входы первого и второго разрядов делимого устройства соединены соответственно с первым и вторым входами задания режима считывания регистра делимого, входы первого и второго разрядов делителя устройства

10 соединены соответственно с первым и вторым входами задания режима считывания регистра частного, суммирующий и вычитающий входы регистра делителя подключены соответственно к входам пеРвого и второго Разрядов делителя устройства, прямой и инверсный выходы старшего разряда первого сумматора соединены сортветственно с единичным и нулевым входами триггера, прямой и инверсный выходы старшего разряда первого сумматора и триггера соединены с информационными входами дешифратора, первый и второй выходы которого соединены соответственно с суммирующим и вычитающим входами регистра частного и являются соответственно первым и вторым информационными выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности деления, в устройство введены второй и третий арифметические блоки, сумматор и второй элемент ИЛИ, причем информационные выходы регистра делителя и регистра частного соединены с первым и вторым информационными входами второго арифметического блока, информационный выход регистра делимого соединен с информационным. входом третьего арифметического блока, входы сдвига второго и третьего арифмети ческих блоков подключены к первому тактовому входу устройства, тактовый вход сумматора подключен к третьему тактовому входу устройства, информационные выходы первого, второго и третьего арифметических блоков соединены соответственно с инверсным информационным входом и первым и вторым прямыми информационными входами сумматора, информационный выход которого соединен с входом второго элемента ИЛИ, выход которого является выходом неисправности устройства.

1513444

Регистры

Такт

Цикл

Л I

000001

1 1/2 1 1 000000000

+ 1

000000001

3 000000010

000000

000010

ОООТОО

2 1/2 -1 1

rooooo

3 000000110

3 1/2 1 -1 1

000000

ЪОООГ!

001000

3 000001010

4 1/2 1 О + О

3 000010100

5 1/2 -1 1 + 1 55ГНЗТбТ

000010

00000Т

010000

+ О

006 КЮ

3 000101010

6 1/2 -1 1 + 1

000101011

3 001010110

000000

000tОО

+ 1

ЪЪЛ 111

00101Р

001001

000000

000000

101011ООО

9 1/2 " - + О

T5757555

3 010110000

000000

7 1/2

3 ,8 1/2

+ О, НГ5Т111

+ О

o Ooi o Í

000000

000000

000000

000010 100000

+ 1 ОТОО! ,100110

TRAIT

Табл и ца!

Арифметический блок

00,0000000000 О

00,0000000000

00,0000000001

00,0000000001

00,0000000100

11 1111111110

00,0000000010

00,0000001000

00,0000000100

11,1111101100

11,1111100000

00,0000001000

00i0000t0t000

00,0000010000

00,0001000000

11,11ltll0000

11,1111111000

00,0010100000

+11,1111100000

+11,1111110000

11,1101010100

11,1111000100

11,1100010000

00,0101011000

00,0001101000

00,0110100000

11,0101010000

ТТ,ТТТТТТТТТТ

10,1111000000

01, 0101100000

0Р,01Р010000Р

1513444 аблица

Цикл

Сумматор

1111l1l11110

000000001100

000000000000

000000001000

11111101100

000000111000

11l10110000

11111111100

111111110000

000011010000

11110101100

000000000000

111111100000

1l001010010

001100100000

000000000000

000000000000

001000000000

11001111000

000000000000

Составитель В.Гречнев

Техред п.Опиднык КоРРектоР О.Ципле

Редактор Л.Зайцева, Заказ 6080/48 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открыти р ям п и ГКИТ СССР

113035 Иосква, Ж-35, Раушская наб., д. 4/5 г

Производственно-издательскии комбинат Патент, г.ужгор д, у . р и .У о л. Гага ина 101

1 00000000000

000000000000

00000000000

00000000000

11111110110

00000010100

1111111 1000

11110101010

00010101100

11010101000

0 010110000

1001001ÎÎÎÎ

000000000001 6 56НПВННИ Т

000000000100

000000000000 l00000000000

000000000000

000000000001

1111111111ll

111111111110

000000001000

11111111О000

111111011000

000000111100

111110011000

000100010000

11l011100000