Устройство для умножения
Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств для умножения чисел, представленных в двоичный и десятичной системах счисления. Цель изобретения - сокращение аппаратурных затрат. Устройство содержит регистры 1-3 множимого, множителя и результата, блок 4 кратных множимого, блок 5 частичных произведений, узлы 6 тетрадного суммирования, узлы 7 преобразования двоичного кода в десятичный, коммутаторы 8, блок 9 суммирования, вход 10 задания режима работы. 3 ил.
СОЮЗ СО8ЕТСНИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (51) 4 G 06 F /52
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
Н А BTOPGHOMV СВИДЕТЕЛЬСТВУ
ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ ГННТ СССР
1 (21) 4302327/24-24 (22) 07.09,87 (46) 23.09.89. Бюл. У 35 (72) 6.A.Áàðàí и А.А.Шостак, (53) 681,325(088,8) (56) Авторское свидетельство СССР
NÃ 1053104, кл. G 06 F 7/52, 1982.
Авторское свидетельство СССР
1116427, кл. С 06 F 7/52, 1982. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычислительной технике и может быть исполь„„Я0„„1509875 А 1 зовано при разработке быстродействующих устройств для умножения чисел, представленных в двоичной и десятичной системах счисления. Цель изобретения - сокращение аппаратурных затрат. Устройство содержит регистры 1-3 множимого, множителя и результата, блок 4 кратных множимого, блок 5 частичных произведений, узлы 6 тетрадного суммирования, узлы 7 преобразования двоичного кода в десятичный, коммутаторы 8, блок 9 суммирования, вход 10 задания режима работы. 3 ил. з 15098
Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств для умножения чисел, представленных в двоичной и десятичной системах счисления.
Цель изобретения - сокращение аппаратурных затрат.
На фиг.1 приведена функциональная 10 схема устройства для умножения ; на фиг.2 - функциональная схема блока кратных множимого; на фиг.3 - функциональная схема блока частичных произведений. 15
Устройство содержит m-разрядные регистры 1 и 2 соответственно множимого и множителя, 2m-разрядный регистр 3 результата, блок 4 кратных множимого, блок 5 частичных произве- 20 дений, (2m-2) узлов 6 тетрадного суммирования (2m-2) узлов 7 преобразования двоичного кода в десятичный (2m-2) коммутаторов 8, (2m-1)-разрядный блок 9 суммирования и вход 10 за- 25 дания режима работы устройства (mразрядность десятичных сомножителей).
Выход 11 регистра 1 соединен с информационным входом блока 4, выходы
12 которого соединены с информацион- ЗО ными входами блока 5, управляющий вход которого соединен с выходом 13 регистра 2. Выходы 14 блока 5 являются выходами тетрадных произведений, причем выход 14< соединен с первым З5 входом регистра 3, выходы 14 - 14 с входами узлов 6 „ — 6,„ „ а выход
14 < - с последним входом блока 9.
Выходы узлов 6 соединены с входами соответствующих узлов 7 и с первыми 40 информационными входами коммутаторов
8, вторые информационные входы которых соединены с выходами соответствующих узлов 7, а выходы подключены к входам блока 9, выходы которого сое- 45 динены с входами регистра 3, начиная с второго, управляющие входы блока 4, коммутаторов 8, блока 9 соединены с входом 10 режима работы устройства.
В блоке 4 кратных множимого форми- 0 руются следующие кратные: 2Х, ЗХ, 4Х, 5Х, 6Х, 7Х, ЗХ, 9Х для двоичной и десятичной системы счисления (Х вЂ” множимое). в кратные 11Х, 13Х и 15Х только для двоичной системы счисления.
Кратные 2Х, 4Х, 6Х, 8Х могут быть получены с помощью операции удвоения из кратных 1Х, 2Х, ЗХ и 4Х. Выполнение операции удвоения в двоичной сис75
4 теме счисления не вызывает никакого труда. Для этого достаточно сдвинуть информацию на один двоичный разряд влево. При использовании десятичной системы с применением кода "8421" может быть использована также процедура сдвига, как и при двоичной системе счисления, за исключением того, что если удвоенная цифра равна или больше десяти, требуется десятичный перенос и корректирующее добавление +6.
Остальные кратные могут быть получены с помощью операции суммирования, Блок 4 (фиг.2) содержит узлы 15 удвоения, сумматоры 16 „ — 16 для суммирования двоичных и десятичных чисел, сумматоры 16 - 16 для суммирования двоичных чисел, ° Кратные
2Х, 4Х, 8Х формируются посредством выполнения на узлах 15 - 15 опера3 ции удвоения над исходной информацией, Кратные 3Х и 5Х формируются посредством операции суммирования
1Х и 2Х, 1Х и. 4Х на сумматорах 16, и
16 соответственно. Кратное 6Х получается из кратного ЗХ с помощью операции удвоения на узле 15< удвоения.
На выходах сумматоров 16 и 16„ формируются кратные 7Х и 9Х соответственно путем суммирования кратных 4Х и ЗХ и 4Х и 5Х, Двоичные кратные
11Х, 13Х и 15Х формируются на сумматорах 16, 16 и 16 суммированием кратных 7Х и 4Х, 7Х и 6Х, 7Х и 8Х соответственно. В режиме двоичного умножения сумматоры 16, - .6 4 работают как обычные двоичные сумматоры, а в режиме десятичного умножения они настраиваются на суммирование чисел в коде "8421", Следует отметить, что кратные 1.0Х, 12Х, 14Х могут быть получены из кратных 5Х, 6Х и 7Х сдвигом на один двоичный разряд влево.
В блоке 5 формируются частичные произведения множимого Х на каждую тетраду множителя У, причем независимо от того, используется ли в устройстве двоичная или десятичная система счисления, число частичных произведений всегда равно m.
Блок 5 (фиг.3) содержит ш(в+1)разрядных коммутаторов 17 и ш дешифраторов 18. На входы с первого по шестнадцатый каждого коммутатора 17 подаются кратные ОХ, 1Х, 2Х, ..., 15X соответственно. Выбор необходимых кратных множимого осуществляется с помощью дешифраторов 18, выходы ко1509875 торых соединены с управляющими входами коммутаторов 17, Выходы тетрад коммутаторов 17, имеющих один и тот же вес (десятичный или шестнадцате5 ричный), образуют соответствующий выход значений тетрадных произведений блока 5 частичных произведений. функциональное назначение и реализация остальных узлов устройства, Регистры 1 и 2 множимого и множителя предназначены для хранения mразрядных десятичных сомножителей.
В регистр 3 результата записывается
2m-разрядное (s режиме десятичного умножения) или 2п-разрядное (n = 4т) произведение. Эти регистры могут быть построены, например, на двухтактных синхронных D-триггерах.
Узлы 6 „ - 6 тетрадного суммирования предназначены для быстрого суммирования по правилам двоичной арифметики тетрадных произведений, сформированных s соответствующей десятичной или шестнадцатеричной пози- 25 ции блока 5 частичных произведений.
Следует отметить, что максимальную сумму в L-й тетраде (предполагается, что младшая тетрада имеет первый порядковый номер, а старшая — 2т — й) для gp десятичной системы счисления можно вычислить по формулам
В„ = (2тч — L) x 9 + 8, для m (1
$„=Lx9 для 1 Бай.
Аналогичные формулы могут быть no- gg лучены и для двоичной системы счисления.
Узлы 7, - 7 -2 преобразования двоичного кода в десятичный предназначены для преобразования двоичного 40 кода суммы, полученной на выходе соответствующего узла 6, - 6 тетрадного суммирования, в двоичнодесятичный код "8421 .
Коммутаторы 8 „ - 8 <
6 „ - 6 тетрадного суммирования, а в режиме десятичного умножения вы- В0 ходов узлов 7, - 7 „, преобразования двоичного кода в десятичный.
Блок 9 суммирования служит для суммирования тетрадных произведений двоичной или десятичной системы счисления (в зависимости от значения сигнала на входе 10). Я большинстве практических случаев блок суммирования представляет собой либо двухвходовый, либо трехвходовый быстродействующий сумматор для сложения двоичных и десятичных чисел.
При умножении двоичных и десятичных чисел устройство работает следующим образом, В режиме умножения чисел, представленных в двоичной системе счисления, по сигналу на входе 10 устройства блок 4 настраивается на формирование двоичных кратных, блок 9 суммирования настраивается на суммирование двоичных чисел, а выходы коммутаторов
8 соединяются со своими первыми входами, на которые поступают результаты с выходов соответствующих узлов
6, - 6 „ тетрадного суммирования.
Далее одновременно или последовательно во времени в регистры 1 и 2 загружаются n — разрядные (n = 4m) двоичные сомножители X u Y без знаков. После этого в блоке 4 кратных формируются кратные 2Х, ЗХ, 4Х, 5Х, 6Х, 7Х, ВХ, 9Х, 11Х, 13Х, 15Х, которые поступают соответствующим образом на входы блока 5, где образуется m частичных произведений множимого X на множитель Y (йри умножении множимого Х на одну тетраду множителя Y образуется одно частичное произведение). Тетрадные произведения, являющиеся составной частью частичных произведений, поступают на выходы 14 „ - 14 блока 5 с учетом занимаемой ими в блоке весовой шестнадцатиричной позиции, причем значение тетрадного произведения сформированного в первой шестнадцатиричной позиции и подаваемого на выход
14„ блока 5 частичных произведений, непосредственно поступает на входы младшей тетрады регистра 3 результата. В узлах 6 „ - 6 „, . тетрадного суммирования выполняется быстрое двоичное суммирование равновесных тетрадных произведений, поступающих на входы этих узлов соответствующих выходов 14 — 14, блока 5 частичных произведений, а получившиеся на их выходах результаты поступают через соответствующие коммутаторы 8, - 8 на равновесовые. входы блока 9 суммирования. Образованный на выходе блока 9 суммирования результат записывается в регистр 3 результата.
В режиме умножения десятичных чисел по сигналу на входе 10 устройства блок 4 настраивается на форми1509875 рование десятичных кратных, блок 9 суммирования настраивается на суммирование десятичных чисел, а выходы . коммутаторов 8 „ - 8 соединяются со своими вторыми входами, на которые подаются результаты с выходов соответствующих узлов 7 7 преобразования двоичного кода в десятичный. 10
Далее одновременно или последовательно во времени в регистры 1 и 2 загружаются m-разрядные десятичные сомножители Х в Y без знаков. После этого в блоке 4 формируются кратные 15
2Х, ЗХ, 4Х, 5Х, 6Х, 7Х, 8Х, 9Х, кото- . рые поступают соответствующим образом на входы блока 5, где образуется m частичных произведений множимого X на множитель Y. Далее в узлах б „ — 20
-6 тетрадного суммирования выполняется быстрое двоичное суммирование равновесных тетрадных произведений, поступающих на входы этих узлов с соответствующих выходов 14 - 14, 25 блока 5 частичных произведений, а получившиеся на их выходах двоичные результаты поступают на входы соответствующих узлов 7 „ — 7, где производится их преобразование в десятич- 30 ный код "8421". Десятичные числа с выходов узлов 7 „ - 7, подаются через коммутаторы 8, - 8 на равновесные входы блока 9 суммирования.
Образованный на выходе блока 9 суммирования результат записывается в регистр 3 результата.
Формула и зобретения
Устройство для умножения, содержащее регистры множимого, множителя и результата, блок кратных множимого, блок частичных произведений, узлы тетрадного суммирования, узлы преобразования двоичного кода в десятичный, коммутаторы и блок суммирования, причем выход регистра множителя соединен с управляющим входом блока частичных произведений, все выходы которого, кроме первого и последнего, соединены с входами узлов тетрадного суммирования, выходы которых. соединены с входами соответствующих узлов преобразования двоичного кода в десятичный и с первыми информационными
55 входами соответствующих коммутаторов, вторые входы которых соединены с выходами соответствующих узлов преобразования двоичного кода в десятичный, выходы коммутаторов соединены с соответствующими информационными входами блока суммирования, выходы которого соединены с входами тетрад регистра результата, начиная с второй, управляющие входы блока кратных множимого, коммутаторов и блока суммирования соединены с входом режима работы устройства, выход регистра множимого соединен с информационным входом блока кратных множимого, выходы которого соединены с информационными входами блока частичных произведений, при этом блок кратных множимого содержит три узла удвоения, информационный вход первого узла удвоения соединен с информационным входом и первым выходом блока кратных множимого, выход первого узла удвоения соединен с вторым выходом блока кратных множимого и информационным входом второго узла удвоения, выход которого соединен с третьим выходом блока кратных множимого и с информационным входом третьего узла удвоения, выход которого соединен с четвертым выходом блока кратных множимого, управляющие входы первого, второго и третьего узлов удвоения соединены с управляющим входом блока кратных множимого, о тл и ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат, первый выход блока частичных произведений соединен с входом первой тетрады регистра произведения, последний выход блока частичных произведений соединен с соответствующим информационным входом блока суммирования, в блок кратных множимого введены четвертый узел удвоения и семь сумматоров, а блок частичных произведений содержит дешифраторы в коммутаторы, причем в блоке кратных множимого первые информационные входы первого и второго сумматоров соединены с информационным входом первого узла удвоения, второй информационный вход первого сумматора соединен с информационным входом второго узла удвоения, выход первого сумматора соединен с информационным входом четвертого узла удвоения и с первым информационным входом третьего сумматора, второй информационный вход которого соединен с информационным входом третьего узла удвоения, с вторым информационным входом второго сумматора и с первым информационным входом четвертого сумматора, выход второго сумматора соединен с вторым информационным входом четвертого сумматора, выход третьего узла удвоения соединен с первым информационным входом пятого сумматора, выход второго узла удвоения соединен с первым информационным входом шестого сумматора, выход четвертого узла удвоения соединен с первым информационным входом седьмого сумматора, выход третьего сумматора соединен с вторыми входами пятого, шестого и седьмого сумматоров, управляющие входы сумматоров с первого по четвертый и четвертого узла удвоения соединены
09875 о с управляющим вкодом блока кратных множимого, выходы сумматоров и четвертого узла удвоения соединены с
5 выходами блока кратных множимого с пятого по двенадцатый, в блоке частичных произведений входы дешифраторов нотетрадно соединены с управляющим входом блока, а выходы подключены к управляющим входам соответствующих коммутаторов, информационные входы которых подключены к информационным входам блока, выходы коммутаторов по" тетрадно соединены с выходами соответствующего веса блока частичных произведений. фиг. 2
12д le 12 fats fiq 12
1Фйру 7Уящ.1
Составитель В.Березкин
Редактор А.Шандор Техред А.Кравчук Корректор О.Кравцова
Ф, 4ЕЮЮЮ Ю Е ЮЮЮЮ » ° Ю «» ° Ю ЮФ Ю
Заказ 5&12/45 Тираж 668 Подписное
ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР
113035, Москва, И-35, Раушская наб., д. 4/5
Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина,101
