Преобразователь двоично-десятичного кода в двоичный

 

Изобретение относится к вычислительной технике и может быть использовано при построении преобразоi (/) С

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУВЛИН (19) (11) А1 (59 4 Н 03 M 7/12

) Л

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОбРЕТЕНИЙ И ОТКРЫТИЙ (21) 3862718/24-24 (22) 01.03.85 (46) 23.02.87, Бюл. У 7 (71) Иинский радиотехнический институт (72) А.А.Жалковский и А.А 1цостак (53) 681.325(088 8) (56) Авторское свидетельство СССР

9 723567, кл. G 06 F 5/02, 1980.

Guild Н.Н. Fast decimal-binary

conversion. - Electronics Letters, 1969, Р 18, р. 427-428, fig. 1. (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНО1"О КОДА В ДВОИЧНЫЙ (57) Изобретение относится к вычислительной технике и может быть использовано при построении преобразо-, 1292187

S, вателей десятичных чисел в двоичные.

Целью изобретения является упрощение преобразователя, Поставленная цель достигается тем, что в преобразователь двоично-десятичного кода в двоичный, содержащий преобразователи кода 8, 4, 2, 1 в код 4, 2, 2, 1 и ярусы, каждый из которых реализует шаг алгоритма Горнера, введены

Изобретение относится к вычислительной технике и может быть использовано при построении преобразователей десятичных чисел в двоичные.

Цель изобретения — упрощение преобразователя.

На чертеже приведена структурная схема предлагаемого преобразователя для случая преобразования четырехразрядного двоично-десятичного кода.

Преобразователь содержит суммагоры I -I> регистры 21 в 24, коммутаторы 3, -3, преобразовач ели 4, -4> одноразрядного двоично-десятичного кода 8, 4, 2, 1 в код 4, 2, 2, 1, входы 5< -54 десятичных разрядов преобразователя, вход 6 логического нуля преобразователя, выходы 7 старших разрядов преобразователя, выход 8 младшего разряда преобразователя, вход "Запись-передача" 9 преобразователя.

В основу предлагаемого устройства для преобразования двоично-деся тичного кода в двоичный положен следующий принцип. Пусть исходный onepavp D=dd d1 целое двоично десятичное число, где d„ - k-я десятичная цифра, представленная двоичным кодом с весами 8, 4, 2, 1 (1 k а 4) .

Тогда двоичный эквивалент В исходного десятичного числа D может быть вычислен по следующей итеративной формуле:

В=((й„ 1010+й,) ° 1010+0,) 1010+d группа коммутаторов 3.1-3.4, группа регистров 2,1 2.4 и обратные связи с выходов переноса сумматоров 1.!в

1.3 через соответствующие коммутаторы на входы младших разрядов регистров. Это обеспечивает последовательно-параллельный режим работы с одновременным формированием группы двоичных разрядов. 1 ил.,1 табл.

Сумма S является 7-разрядным дво-, 3 ичным числом, сумма Я2 — 10-разрядным и сумма S — 14-разрядным двоичным числом. В предлагаемом устройст5 ве значение суммы Я формируется на выходах третьего сумматора 1 по трн двоичных разряда в одном такте работы устройства, причем сначала на выходах сумматора 1> образуется значе1О ние разрядов суммы S> со второго по четвертый, а потом в следующем такте на выходах сумматора 1 формируется значение разрядов суммы Я с пятого по седьмой, Значение первого

15 (самого младшего) разряда суммы Я. равно значению младшего двоичного разряда цифры d> и на выходах сумма тора 1> не формируется. Это значение сразу же поступает на соответ20 ствующие входы сумматора 12, где участвует в вычислении значения суммы S2»

Подобным образом в устройстве с помощью второго сумматора 1 форми2 руется в течение трех тактов значе -. ние суммы Я, а с помощью первого сумматора 1 в течение пяти тактов работы устройства получается значение суммы S<, которое является

З0 двоичным эквивалентом В исходного десятичного числа D.

С целью упрощения вычисления сумм:,Яэ -Я,в предлагаемом устройстве . самая старшая цифра d4 исходного операнда D представлена в коде 8, 4, 2, 1, а все другие его цифры — в коде

4, 2, 2, 1, Преобразователь работает следующим образом.

В первом такте работы по сигналу на его управляющем входе 9 осущестСодержимое после каждого из шести тактов работы устройства

Регистры величины

6 5 4 3 2 1

4321 4321 4321 4321 4321 4321

100 1) (000) (1 1Н 010 (О 1 011 (01 Ш) 0 001) 0 000) 0 ОД 100 (101) 1 101) 1 001 10001 0 Я 000

2, (Я ) »И

100

П р и м е ч а н и е. В прямоугольники заключены значения разрядов S --S< записываемые в соответствующие разряды регистров 2 -2>, а также значения разрядов S», которые подаются потактно на выходы 7 и 8 (приведены только значащие цифры). старший) разряд регистра 2з в коде

8, 4, 2, 1 (все остальные цифры сначала преобразуются преобразователями

4<->> из кода 8, 4, 2, 1 в код 4, 2, 2, 1 и только потом записываются в регистры). На выходе 8 образуется значение самого младшего двоичного разряда результата. В конце первого такта на управляющем входе 9 преобразователя устанавливается низкий потенциал на все остальное время преобразования операнда.

В первом такте работы происходит установка на управляющем входе 9 преобразователя высокого потенциала и 50 осуществляется прием десятичного операнда с входов 51-54 в регистры через первые (правые) входы коммутаторов 3 -34 (запись в регистры осуществляется по первому синхроимпуль- 55 су), Старшая цифра десятичного операнда (в рассматриваемом числовом примере она равна 9) записывается в регистр 2 и в четвертый (самый

3 1292187 Д вляется прием десятичного операнда чение с второго по четвертый разряс входов 5< -54 в регистры 2, — 24,при- дов результата, которое поступает чем только старшая цифра десятичного на выходы 7. Далее выполняются еше операнда записывается в регистры без четыре такта, в течение которых изменения в коде 8, 4, 2, 1, все же 5 на выходы 7 поступают десять старших остальные цифры предварительно преоб- - разрядов результата, Таким образом, разуются с помощью преобразователей 14-разрядный двоичный эквивалент 44<-4 из кода 8, 4, 2, 1 в код разрядного числа формируется в пред4, 2, 2, 1 и только затем записыва- лагаемом устройстве за шесть тактов, ются в регистры в этом коде, На вы- 10 причем один из этих тактов используходе 8 образуется значение самого ется для загрузки исходного операнда младшего двоичного разряда результа- в регистры 2,-24 преобразователя. та. После завершения первого такта на входе 9 устанавливается управляющий потенциал, обеспечивающий в даль- f5 В таблице приведен числовой принейшем на протяжении всего процесса мер выполнения преобразования деся.преобразования прием информации в тичного числа 9124 в двоичное число регистры 21-24 с вторых входов комму-, 1000 1110 100100, причем в столбцах таторов 3 -3 (на вторые входы чет- 1-6 отображено содержимое первого, 1 4 вертого коммутатора 34 с входа 6 второго, третьего и четвертого разпоступают сигналы логического нуля), рядов (справа налево)регистров 2 —

Во втором такте работы на выходах 24 после окончания каждого из шести первого сумматора 1 образуется зна- тактов работы устройства, I

1292187.Во время второго такта происхо дит вычисление значений второго,третьего и четвертого разрядов S>, два первых из которых в этом такте участвуют в вычислении на сумматоре 1

Значения второго и третьего разрядов, вырабатываемые во втором такте, участвуют в этом же такте в образовании S », значения трех разрядов. которого (S, S, и Б ) снимаются с а э, 2 выхода 7, После выполнения второго

4 .такта в регистры 2!-2э заносятся SK, Szs, Sz где k=2,3,4 соответственно, а также значения выходных переносов из сумматоров 1» †!< для вычисления на них в третьем такте значений трех

7 6 5 следуюших разрядов S S!! F!I где

E=l,2,3. В регистр 2 с входа 6 записывается нулевая информация.

В третьем такте на сумматорах 1»вЂ” вычисляются величины S S S з

С выхода 7 при этом снимаются величины S,, S,, S, . В конце третьего

7 6 такта в регистры 2, и 2 записываются значения разрядов Sz » S>. В регистр 2 записываются нули с выхода регистра 24, а в регистр 24 опять записывается нулевая информация с входа 6. В последующих тактах преобразователь работает аналогично. В шестом такте на выходе 7 появляются старшие разряды двоичного числа, Подобным образом может быть разработано устройство, формирующее в одном такте r двоичных .цифр результаГ ш-11! та (2 «C r» (— -), где тп — общее число двоичных цифр результата, (x)— ближайшее целое, большее или равное х), причем длительность такта определяется временем записи информации в регистр и задержкой информации на одном коммутаторе и r одноразрядных двоичных сумматорах, Формула изобретения

Преобразователь двоично-десятичного кода в двоичный, содержащий (и-1) .сумматоров и (n-1) преобразователей одноразрядного двоично-десятичного кода 8, 4, 2, 1 в код

4, 2, 2, 1 (где n — число десятичных разрядов)>причем входы i-ro (i=l+и-1) преобразователя одноразрядного двоично-десятичного кода 8, 4, 2,1 в код 4, 2, 2, 1 соединены соответственно с входами -го двоично-де- .

50 с выхОдами трех старших разрядов

i-ro преобразователя одноразрядного двоично-десятичного кода 8, 4, 2, 1 в код 4, 2, 2, 1, первый вход старшего разряда 1-го коммутатора соединен с выходом младшего разряда (i+

+1)-ro преобразователя одноразрядного двоично-десятичного кода 8, 4, 2, 1 в код 4 > 2, 2 > 1 р второй вход младшего разряда 1.-га коммутатора соединен с выходом переноса i-ro сумматора, разрядные выходы которого соединены соответственно с второй группой входов трех старших разрядов (i-1)-ro коммутатора, вторая группа входов трех старших разрядов (n-1)-го коммутатора соединена соответственно с выходами п-го регистра, выходы двух мпадших разрядов которого соединены соответственно с первой группой входов двух старших разрядов (n-1)-го сумматора, первый вход старшего разряда и-го коммутатора соединен с входом младшего двосятичного разряда преобразователя, выход младшего разряда первого преобразователя одноразрядного двоично-десятичного кода 8, 4, 2, 1 в

5 код 4, 2, 2, 1 и выходы первого сумматора соединены соответственно с выходами преобразователя, выходы двух младших разрядов j-го сумматора (j-2-:и-1) соединены соответственно с первыми входами двух стар ших разрядов (j-i)-го сумматора, о т "л и ч а ю ш и и с я тем, что, с целью упрощения преобразователя, он содержит и регистров и и коммутаторов, управляющие входы которых соединены с входом "Запись-передача" преобразователя, входы трех старших разрядов n-ro десятичного разряда которого соединены соответственно с первой группой входов и-го коммутатора, вторая группа вхоI дов которого соединена с входом .логического нуля преобразователя, выход старшего разряда i-ro регист25 ра соединен с первым входом младшего разряда и вторым входом старшего разряда -го сумматора, вход переноса и вторая группа входов двух младших разрядов которого соединены соответственно с выходами трех младших разрядов 1-ro регистра, входы которого соединены соответственно с выходами i-го коммутатора, первая группа входов трех младших разрядов

35 которого соединена соответственно

7 1292187 8 ичного разряда п-го десятичного раз- гистра соединены соответственно с ряда преобразователя, входы п-го ре- выходами n-ro коммутатора, Составитель И.Аршавский

Редактор Н.Тупица Техред И.Попович Корректор А. Зимокосов

Заказ 286/58 Тираж 902 Подписное

ВНИИПИ Государственного -комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4